前言 ¶

概述

文档主要介绍WS53V100芯片的封装管脚信息、电气特性参数、原理图设计建议、PCB设计建议、热设计建议、焊接工艺、潮敏参数、接口时序、注意事项等内容。

本文主要为技术服务工程师提供硬件设计的参考。

产品版本

与本文档相对应的产品版本如下。

产品名称	产品版本
WS53	V100

读者对象

本文档主要适用于以下工程师：

单板硬件开发工程师
软件工程师
技术支持工程师

符号约定

在本文中可能出现下列标志，它们所代表的含义如下。

符号	说明
	表示如不避免则将会导致死亡或严重伤害的具有高等级风险的危害。
	表示如不避免则可能导致死亡或严重伤害的具有中等级风险的危害。
	表示如不避免则可能导致轻微或中度伤害的具有低等级风险的危害。
	用于传递设备或环境安全警示信息。如不避免则可能会导致设备损坏、数据丢失、设备性能降低或其它不可预知的结果。 “须知”不涉及人身伤害。
	对正文中重点信息的补充说明。 “说明”不是安全警示信息，不涉及人身、设备及环境伤害信息。

修改记录

文档版本	发布日期	修改说明
05	2026-07-01	更新“GPIO接口”小节内容。更新“极限工作电压”小节内容。更新“推荐工作条件”小节内容。更新“小系统设计建议”小节内容。更新“控制信号及低功耗应用参考设计”小节内容。更新“UART接口时序”小节内容。
04	2025-05-28	更新“ADC接口参考设计”小节内容。
03	2025-01-24	更新“管脚分布”小节内容。更新“管脚排列表”、“GPIO接口”小节内容。更新“极限工作电压”小节内容。更新“RTC时钟”小节内容。更新“SDIO接口参考设计”、“ADC接口参考设计”小节内容。
02	2024-09-13	更新“GPIO复用管脚”小节内容。新增“RTC时钟”小节内容。
01	2024-08-08	第一次正式版本发布。更新“外围接口设计建议”小节内容。更新“SDIO时序”小节内容。
00B05	2024-07-15	更新“GPIO接口”、“GPIO复用管脚”小节内容。更新“上电关键硬件字”小节内容。更新“小系统设计建议”小节内容。更新“外围接口设计建议”、小节内容。更新“控制信号及低功耗应用参考设计”小节内容。更新“DBB布线指导”小节内容。更新“UART接口时序”小节内容。更新“SDIO时序”小节内容。更新“硬件设计”小节内容。
00B04	2024-06-11	更新“GPIO复用管脚”小节内容。更新“上电关键硬件字”小节内容。更新“复位电路”小节内容。
00B03	2024-05-11	更新“参考时钟设计”小节内容。更新“注意事项”小节内容。
00B02	2024-04-07	更新“封装与管脚分布”小节内容。更新“GPIO复用管脚”小节内容。更新“参考时钟设计”小节内容。
00B01	2024-01-04	第一次临时版本发布。

封装与管脚 ¶

封装与管脚分布
管脚描述
上电关键硬件字

封装 ¶

WS53V100芯片采用QFN52封装，封装尺寸为6mm×6mm，管脚间距为0.4mm，详细封装如图1、图2和图3所示。

图 1 芯片封装顶视图

图 2 芯片封装底视图

图 3 芯片侧面放大图

芯片封装尺寸参数如表1所示。

表 1 芯片封装参数说明表

参数	尺寸（mm）			尺寸（inch）
-	最小值	典型值	最大值	最小值	典型值	最大值
A	0.80	0.85	0.90	0.031	0.033	0.035
A1	0	0.02	0.05	0.000	0.001	0.002
A3	0.203REF			0.008REF
b	0.15	0.20	0.25	0.006	0.008	0.010
b1	0.14REF			0.006REF
D	5.93	6.00	6.07	0.233	0.236	0.239
E	5.93	6.00	6.07	0.233	0.236	0.239
D2	3.70	3.80	3.90	0.146	0.150	0.154
E2	3.70	3.80	3.90	0.146	0.150	0.154
e	0.40BSC			0.016BSC
Nd	4.80BSC			0.189BSC
Ne	4.80BSC			0.189BSC
L	0.35	0.40	0.45	0.014	0.016	0.018
L1	0.285	0.36	0.435	0.011	0.014	0.017
L2	0.105	0.18	0.255	0.004	0.007	0.010
h	0.30	0.35	0.40	0.012	0.014	0.016
K	0.60	0.70	0.80	0.024	0.028	0.031
aaa	0.10			0.004
bbb	0.07			0.003
ccc	0.10			0.004
ddd	0.05			0.002
eee	0.08			0.003
fff	0.10			0.004

管脚分布 ¶

WS53V100芯片管脚分布如图1所示。

图 1 WS53V100芯片TOP View管脚分布图

表 1 WS53V100关键特性

芯片	是否支持FLASH
WS53V100	内置4MB FLASH

管脚描述 ¶

管脚类型说明
管脚排列表
全芯片复位接口
GPIO接口
电源管脚
RF接口
GND管脚
GPIO复用管脚
CLK管脚

管脚类型说明 ¶

管脚I/O类型说明如表1所示。

表 1 管脚I/O类型说明

I/O	说明
I	输入信号。
I_PD	输入信号，内部下拉。
I_PU	输入信号，内部上拉。
I_S	输入信号，带施密特触发器。
I_SPD	输入信号，带施密特触发器，内部下拉。
I_SPU	输入信号，带施密特触发器，内部上垃。
O	输出信号。
O_OD	输出，漏极开路。
I/O	双向输入/输出信号。
I_PD/O	双向，输入下拉。
I_PU/O	双向，输入上拉。
I_SPD/O	双向，输入下拉，带施密特触发器。
I_SPU/O	双向，输入上拉，带施密特触发器。
I_PD/O_OD	双向，输入下拉，输出漏极开路。
I_PU/O_OD	双向，输入上拉，输出漏极开路。
I_S/O	双向，输入带施密特触发器。
I_S/O_OD	双向，输入带施密特触发器，输出漏极开路。
XIN	Crystal Oscillator：晶振输入。
XOUT	Crystal Oscillator：晶振输出。
P	电源。
G	地。

管脚排列表 ¶

WS53V100采用的封装形式为QFN 52Pin，管脚按位置排列分别如表1 WS53V100芯片管脚排列所示。

表 1 WS53V100芯片管脚排列

位置	管脚名称	位置	管脚名称
1	AGPIO1/UART_L0_TXD	27	MGPIO9/UART_H0_RXD
2	AGPIO2/UART_L0_RXD	28	MGPIO6/UART_H0_RTS
3	AGPIO3	29	RST_N
4	AGPIO4	30	MGPIO15
5	MGPIO5	31	MGPIO0/SDIO_D2
6	XLDO_OUT	32	MGPIO1/SDIO_D3
7	XOUT	33	MGPIO2/SDIO_CMD
8	XIN	34	MGPIO3/SDIO_CLK
9	VDD_VBAT2	35	MGPIO4/SDIO_D0
10	VDD_1P3	36	AGPIO5/SDIO_D1
11	VDD_RFLDO1	37	VDDIO
12	VDD_RFLDO2	38	AVDD33
13	VDD_WL_RF_TRX_1P1	39	VDD_VBAT1
14	VDD_WL_RF_PA_3P3	40	BUCK_LX
15	WB_RFIO	41	VDD1P3_PMU1
16	VDD_RF_RX_1P1	42	VDD_CLDO
17	VDD_BSLE_RF_PA_1P3	43	MGPIO22
18	VDD_BSLE_DPALDO	44	NC/RTC_OUT
19	VDD_BSLE_RF_DRV_1P3	45	NC/RTC_IN
20	VDD_BSLE_PLL_DCO_1P3	46	MGPIO21
21	MGPIO10/SPI0_CS0	47	MGPIO16/QSPI1_D3
22	MGPIO11/SPI0_CLK	48	MGPIO17/QSPI1_CLK
23	MGPIO12/SPI0_DI	49	MGPIO18/QSPI1_D0
24	MGPIO13/SPI0_DO	50	MGPIO19/QSPI1_D1
25	MGPIO14	51	MGPIO20/QSPI1_CS
26	MGPIO8/UART_H0_TXD	52	MGPIO7/QSPI1_D2

全芯片复位接口 ¶

全芯片复位信号如表1所示。

表 1 全局复位信号管脚列表

Pin	名称	类型	频率（MHz）	电平（V）	描述
29	RST_N	I	<1	3.3/1.8	全局芯片复位信号，拉低将复位全芯片。

GPIO接口 ¶

须知： 支持外置RTC功能的芯片，当硬件方案不使用外置RTC时，RTC_IN管脚板级预留接地电阻位置，若芯片应用场景存在环境或板级干扰，建议RTC_IN管脚板级接地，RTC_OUT管脚保持悬空，增强抗干扰能力。板级禁止RTC_IN和OUT管脚同时接地。

GPIO接口如表1所示。

表 1 GPIO接口管脚列表

Pin	名称	类型	电平(V)	描述
1	AGPIO1	I/O	3.3/1.8	普通GPIO，在深睡模式下，此IO支持输入唤醒或输出。
2	AGPIO2	I/O	3.3/1.8	普通GPIO，在深睡模式下，此IO支持输入唤醒或输出。
3	AGPIO3	I/O	3.3/1.8	普通GPIO，在深睡模式下，此IO支持输入唤醒或输出。
4	AGPIO4	I/O	3.3/1.8	普通GPIO，在深睡模式下，此IO支持输入唤醒或输出。
5	MGPIO5	I/O	3.3/1.8	普通GPIO
21	MGPIO10	I/O	3.3/1.8	普通GPIO
22	MGPIO11	I/O	3.3/1.8	普通GPIO，在深睡模式下，此IO仅支持输入唤醒，不支持输出。
23	MGPIO12	I/O	3.3/1.8	普通GPIO
24	MGPIO13	I/O	3.3/1.8	普通GPIO
25	MGPIO14	I/O	3.3/1.8	普通GPIO
26	MGPIO8	I/O	3.3/1.8	普通GPIO
27	MGPIO9	I/O	3.3/1.8	普通GPIO
28	MGPIO6	I/O	3.3/1.8	普通GPIO，在深睡模式下，此IO仅支持输入唤醒，不支持输出。
30	MGPIO15	I/O	3.3/1.8	普通GPIO
31	MGPIO0	I/O	3.3/1.8	普通GPIO
32	MGPIO1	I/O	3.3/1.8	普通GPIO
33	MGPIO2	I/O	3.3/1.8	普通GPIO
34	MGPIO3	I/O	3.3/1.8	普通GPIO
35	MGPIO4	I/O	3.3/1.8	普通GPIO
36	AGPIO5	I/O	3.3/1.8	普通GPIO，在深睡模式下，此IO支持输入唤醒或输出。
43	MGPIO22	I/O	3.3/1.8	普通GPIO
44	NC/RTC_OUT	I/O	3.3/1.8	-可用作 RTC 晶体专用 PAD。当无外挂 RC32K 晶体需求时，建议板级保持悬空。
45	NC/RTC_IN	I/O	3.3/1.8	-可用作 RTC 晶体专用 PAD。当无外挂 RC32K 晶体需求时，板级预留接地电阻位置，若芯片应用场景存在环境或板级干扰，建议RTC_IN管脚板级接地。
46	MGPIO21	I/O	3.3/1.8	普通GPIO
47	MGPIO16	I/O	3.3/1.8	普通GPIO，在深睡模式下，此IO仅支持输入唤醒，不支持输出。
48	MGPIO17	I/O	3.3/1.8	普通GPIO
49	MGPIO18	I/O	3.3/1.8	普通GPIO
50	MGPIO19	I/O	3.3/1.8	普通GPIO
51	MGPIO20	I/O	3.3/1.8	普通GPIO
52	MGPIO7	I/O	3.3/1.8	普通GPIO，在深睡模式下，此IO仅支持输入唤醒，不支持输出。

电源管脚 ¶

电源管脚如表1所示。

表 1 电源管脚列表

Pin	名称	类型	电压(V)	描述
6	XLDO_OUT	P	1	芯片XLDO decap管脚，接板级滤波电容1uF。
9	VDD_VBAT2	P	3.3	INTLDO和XLDO输入电源，由板级提供3.3V电源。
10	VDD_1P3	P	1.3	1.3V电压输入，RFLDO1，RFLDO2输入电源。
11	VDD_RFLDO1	P	1.15	内部LDO电源，输出提供给VDD_WL_RF_TRX_1P1、 VDD_RF_RX_1P1，外接1μF。
12	VDD_RFLDO2	P	1.15	RFLDO2电源decap管脚，给内部VCO、LO供电，接板级滤波电容1μF。
13	VDD_WL_RF_TRX_1P1	P	1.15	芯片内部TRX相关模块输入电源。
14	VDD_WL_RF_PA_3P3	P	3.3	PA 3V3电源输入，由外部电源提供，由VDD_RFLDO1供电。
16	VDD_RF_RX_1P1	P	1.15	RF LNA供电输入。
17	VDD_BSLE_RF_PA_1P3	P	1.3	BSLE_RF 1V3电源输入管脚。
18	VDD_BSLE_DPALDO	P	1.1	DPA LDO输出，外接1μF。
19	VDD_BSLE_RF_DRV_1P3	P	1.3	BSLE供电输入，给内部BSLE模块供电，外接1μF。
20	VDD_BSLE_PLL_DCO_1P3	P	1.3	BSLE_PLL 1V3电源输入管脚。
37	VDDIO	P	1.8/3.3	IO电源输入，支持板级1.8V/3.3V。
38	AVDD33	P	3.3	AVDD33电源输入，由板级提供3.3V。
39	VDD_VBAT1	P	3.3	VBAT电源输入。
40	BUCK_LX	P	1.3	BUCK电源输出，给Pin10/17/19/20/41管脚供电。
41	VDD1P3_PMU1	P	1.3	BUCK 1.3V输入，给内部CLDO供电。
42	VDD_CLDO	P	1.1	CLDO输出，外接滤波电容1μF。

RF接口 ¶

RF接口如表1所示。

表 1 RF接口管脚列表

Pin	名称	类型	电平(V)	描述
15	WB_RFIO	ANA	-	WLAN/BT/SLE 2.4G RF输入/输出。

GND管脚 ¶

GND管脚如表1所示。

表 1 GND管脚列表

Pin	名称	电压(V)	描述
Epad	GND	-	EPAD GND管脚。

GPIO复用管脚 ¶

GPIO（General Purpose Input/Output）管脚如表1所示。

说明： 复用信号0为上电复位完成后的缺省功能。

表 1 GPIO复用管脚描述

Pin	管脚名称	类型	驱动(mA)	电压(V)	描述
31	MGPIO0	I_SPU/O	可配置	3.3/1.8	复用信号1：SDIO_D2 复用信号0、2~7：保留
32	MGPIO1	I_SPU/O	可配置	3.3/1.8	复用信号1：SDIO_D3 复用信号0、2~7：保留
33	MGPIO2	I_SPU/O	可配置	3.3/1.8	复用信号0：MGPIO2 复用信号1：SDIO_CMD 复用信号2：SPI0_DI 复用信号3~7：保留
34	MGPIO3	I_SPU/O	可配置	3.3/1.8	复用信号0：MGPIO3 复用信号1：SDIO_CLK 复用信号2：SPI0_CLK 复用信号3~7：保留
35	MGPIO4	I_SPU/O	可配置	3.3/1.8	复用信号0：MGPIO4 复用信号1：SDIO_D0 复用信号2：SPI0_DO 复用信号3~7：保留
36	AGPIO5	I_SPU/O	可配置	3.3/1.8	复用信号0：AGPIO5 复用信号1：SDIO_D1 复用信号2：SPI0_CS0 复用信号3~7：保留
5	MGPIO5	I_SPU/O	可配置	3.3/1.8	复用信号0：MGPIO5 复用信号1：UART_H1_TXD 复用信号2~7：保留可复用做模拟管脚CLK_XOUT_32M
28	MGPIO6	I_SPU/O	可配置	3.3/1.8	复用信号0：MGPIO6 复用信号1：UART_H0_RTS 复用信号2：SPI0_DI 复用信号3：WB_GLP_SYNC_PULSE 复用信号4~7：保留可复用做模拟管脚ADC_CH7
52	MGPIO7	I_SPU/O	可配置	3.3/1.8	复用信号0：MGPIO7 复用信号1：UART_H0_CTS 复用信号2：SPI0_CS0 复用信号3：QSPI1_D2 复用信号6：ANT_SEL2 复用信号7：保留
26	MGPIO8	I_SPU/O	可配置	3.3/1.8	复用信号0：MGPIO8 复用信号1：UART_H0_TXD 复用信号2：SPI0_CLK 复用信号3：I2C1_SCL 复用信号4~7：保留可复用做模拟管脚ADC_CH5
27	MGPIO9	I_SPU/O	可配置	3.3/1.8	复用信号0：MGPIO9 复用信号1：UART_H0_RXD 复用信号2：SPI0_DO 复用信号3：I2C1_SDA 复用信号4~7：保留可复用做模拟管脚ADC_CH6
21	MGPIO10	I_SPU/O	可配置	3.3/1.8	复用信号0：MGPIO10 复用信号1：SPI0_CS0 复用信号2：UART_H1_CTS 复用信号4：PWM0P 复用信号5：I2S_WS 复用信号6：ANT_SEL3 复用信号7：保留
22	MGPIO11	I_SPU/O	可配置	3.3/1.8	复用信号0：MGPIO11 复用信号1：SPI0_CLK 复用信号2：UART_H1_RTS 复用信号4：PWM0N 复用信号5：I2S_BCLK 复用信号6~7：保留
23	MGPIO12	I_SPU/O	可配置	3.3/1.8	复用信号0：MGPIO12 复用信号1：SPI0_DI 复用信号2：UART_H1_TXD 复用信号5：I2S_DI 复用信号6：ANT_SEL4 复用信号7：保留
24	MGPIO13	I_SPU/O	可配置	3.3/1.8	复用信号0：MGPIO13 复用信号1：SPI0_DO 复用信号2：UART_H1_RXD 复用信号3：I2C0_SCL 复用信号5：I2S_DO 复用信号6~7：保留
25	MGPIO14	I_SPU/O	可配置	3.3/1.8	复用信号0：MGPIO14 复用信号1：SPWM1N 复用信号2：I2C0_SDA 复用信号3：WB_GLP_SYNC_PULSE 复用信号4：BT_ACTIVE 复用信号5：UART_H0_CTS 复用信号6：保留
30	MGPIO15	I_SPU/O	可配置	3.3/1.8	复用信号0：MGPIO15 复用信号1：SPWM1P 复用信号2：BT_STATUS 复用信号3：UART_H1_RTS 复用信号4：保留
47	MGPIO16	I_SPU/O	可配置	3.3/1.8	复用信号0：MGPIO16 复用信号1：QSPI1_D3 复用信号2：PWM3N 复用信号3~7：保留
48	MGPIO17	I_SPU/O	可配置	3.3/1.8	复用信号0：MGPIO17 复用信号1：QSPI1_CLK 复用信号2：UART_H0_TXD 复用信号3：I2S_BCLK 复用信号5：BT_ACTIVE 复用信号6~7：保留
49	MGPIO18	I_SPU/O	可配置	3.3/1.8	复用信号0：MGPIO18 复用信号1：QSPI1_D0 复用信号2：UART_H0_RXD 复用信号3：I2S_DO 复用信号4：WB_GLP_SYC_PULSE 复用信号5：BT_STATUS 复用信号6~7：保留
50	MGPIO19	I_SPU/O	可配置	3.3/1.8	复用信号0：MGPIO19 复用信号1：QSPI1_D1 复用信号2：PWM2P 复用信号3：I2S_DI 复用信号5：BT_FREQ 复用信号6~7：保留
51	MGPIO20	I_SPU/O	可配置	3.3/1.8	复用信号0：MGPIO20 复用信号1：QSPI1_CS 复用信号2：PWM2N 复用信号3：I2S_WS 复用信号5：WLAN_ACTIVE 复用信号6~7：保留
46	MGPIO21	I_SPU/O	可配置	3.3/1.8	复用信号0：MGPIO21 复用信号1：PWM0P 复用信号2：UART_H0_RTS 复用信号3：I2C0_SCL 复用信号4：WB_GLP_SYNC_PULSE 复用信号5：BT_STATUS 复用信号6~7：保留
43	MGPIO22	I_SPU/O	可配置	3.3/1.8	复用信号0：MGPIO22 复用信号1：PWM3P 复用信号2：UART_H1_CTS 复用信号3：I2C0_SDA 复用信号5：WLAN_ACTIVE 复用信号6：ANT_SEL5 复用信号7：保留可复用做模拟管脚ADC_CH4
1	AGPIO1	I_SPU/O	可配置	3.3/1.8	复用信号0：AGPIO1 复用信号1：UART_L0_TXD 复用信号2~7：保留可复用做模拟管脚ADC_CH0
2	AGPIO2	I_SPU/O	可配置	3.3/1.8	复用信号0：AGPIO2 复用信号1：UART_L0_RXD 复用信号2：PWM0P 复用信号3~7：保留
3	AGPIO3	I_SPU/O	可配置	3.3/1.8	复用信号0：AGPIO3 复用信号1：I2C1_SCL 复用信号2：PWM0N 复用信号3~7：保留可复用做模拟管脚ADC_CH1
4	AGPIO4	I_SPU/O	可配置	3.3/1.8	复用信号0：AGPIO4 复用信号1：I2C1_SDA 复用信号2：UART_H1_RXD 复用信号3~7：保留可复用做模拟管脚ADC_CH2
29	RST_N	I_SPU/O	可配置	3.3/1.8	全局复位信号

须知： 在使用SDIO一线模式时，SDIO_D2和SDIO_D3需要保持悬空状态，不能复用为其他功能.

CLK管脚 ¶

CLK管脚如表1所示。

表 1 CLK管脚描述

Pin	管脚名称	类型	电压(V)	描述
7	XOUT	O	1	晶体时钟引脚
8	XIN	I	1	晶体时钟引脚

上电关键硬件字 ¶

芯片系统正常启动后必须有正确的硬件配置字，与芯片硬件启动强相关，其电平状态需如表1所示。

表 1 管脚硬件配置字描述

Pin	名称	低电平	高电平
25	MGPIO14	正常启动	禁用
30	MGPIO15	正常启动	禁用

电性能参数 ¶

电流分布
极限工作电压
推荐工作条件
DC/AC电气参数
上下电要求

电流分布 ¶

WS53V100的功耗分布如表1所示。

表 1 电流参数

Pin	名称	描述	最小值	典型值	最大值	单位
9	VDD_VBAT2	INTLDO和XLDO输入电源，由板级提供3.3V电源	-	30	50	mA
10	VDD_1P3	1.3V电压输入，RFLDO1，RFLDO2输入电源	-	60	100	mA
13	VDD_WL_RF_TRX_1P1	芯片内部TRX相关模块输入电源	-	30	50	mA
14	VDD_WL_RF_PA_3P3	WiFi PA供电电源，由外部电源提供	-	320	500	mA
16	VDD_RF_RX_1P1	芯片LNA输入电源	-	30	50	mA
17	VDD_BSLE_RF_PA_1P3	BSLE LDO输入电源	-	120	300	mA
19	VDD_BSLE_RF_DRV_1P3	BSLE LDO输入电源	-	50	70	mA
20	VDD_BSLE_PLL_DCO_1P3	BSLE LDO输入电源	-	10	40	mA
37	VDDIO	IO电源，由外部电源提供	-	50	150	mA
38	AVDD33	AVDD33电源输入，由板级提供3.3V	-	40	80	mA
39	VDD_VBAT1	芯片BUCK输入电源，由外部电源提供	-	300	500	mA
41	VDD1P3_PMU1	芯片BUCK反馈及CLDO输入	-	150	300	mA
6	XLDO_OUT	芯片XLDO decap管脚，接板级滤波电容	-	10	50	mA
11	VDD_RFLDO1	内部LDO电源，输出提供给VDD_WL_RF_TRX_1P1、 VDD_RF_RX_1P1	-	30	50	mA
12	VDD_RFLDO2	RFLDO2电源decap管脚，接板级滤波电容	-	30	50	mA
18	VDD_BSLE_DPALDO	芯片内部BSLE电源decap管脚，接板级滤波电容	-	-	-	mA
40	BUCK_LX	芯片BUCK LX输出1.3V，接板级电感、电容滤波	-	300	500	mA
42	VDD_CLDO	芯片内部数字电源，外接1μF滤波电容	-	150	300	mA

极限工作电压 ¶

须知： 极限工作电压参数如表1所示，超过这些数值，可能导致芯片损坏与可靠性问题。芯片ESD防护能力如表2所示。

表 1 极限工作电压参数

符号	参数	最小值	最大值	单位
VDD_VBAT1 VDD_VBAT2	芯片电源，由外部电源提供	3	3.6	V
VDD_WL_RF_PA_3P3	WiFi PA供电电源，由外部电源提供	3	3.6	V
AVDD33	LSADC和REF供电电源，由外部电源提供	3	3.6	V
VDDIO	IO电源，由外部电源提供	1.62	3.6	V

表 2 芯片引脚ESD参数

ESD模型与管脚	PIN	防护能力
ESD-CDM	ALL	CDM 250V
ESD-HBM	14：VDD_WL_RF_PA_3P3	HBM 2000V
ESD-HBM	OTHER PIN	HBM 2500V

符号	描述	最小值	典型值	最大值	单位
VDD_VBAT1 VDD_VBAT2	电池电源	3.16	3.3	3.465	V
VDD_WL_RF_PA_3P3	PA电源	3.16	3.3	3.465	V
VDDIO	IO输入电源	1.71	1.8/3.3	3.465	V
VDD1P3_PMU1 VDD_1P3 VDD_BSLE_RF_PA_1P3 VDD_BGLE_PLL_DCO_1P3	CLDO、RFLDO1/2输入电源	1.1	1.3	1.45	V

DC/AC电气参数 ¶

表 1 DC电气参数表（VDDIO=1.8V GPIO 功能)

符号	参数	最小值	典型值	最大值	单位	说明
VDDPST	接口电压	1.62	1.8	1.98	V	-
V_IH	高电平输入电压	0.65*VDDPST	-	VDDPST+0.3	V	不兼容5V输入
V_IL	低电平输入电压	–0.3	-	0.35*VDDPST	V	-
I_L	输入漏电流	0.06	-	61.18	nA	-
I_OZ	三态输出漏电流	0.2	0.74	12.69	nA	-
V_OH	高电平输出电压	VDDPST-0.45	-	-	V	-
V_OL	低电平输出电压	-	-	0.45	V	-
R_PU	内部上拉电阻	49.3	61.56	85.07	kΩ	-
R_PD	内部下拉电阻	54.54	70.3	102.3	kΩ	-
I_OH	高电平输出电流	1.33	2.39	3.79	mA	4驱IO档位1
		2.66	4.76	7.55	mA	4驱IO档位2
		3.98	7.15	11.33	mA	4驱IO档位3
		5.31	9.5	15.04	mA	4驱IO档位4
I_OL	低电平输出电流	1.54	3.03	5.01	mA	4驱IO档位1
		3.1	6.06	9.99	mA	4驱IO档位2
		4.65	9.09	15	mA	4驱IO档位3
		6.21	12.13	19.98	mA	4驱IO档位4

表 2 DC电气参数表（VDDIO=3.3V GPIO 功能)

符号	参数	最小值	典型值	最大值	单位	说明
VDDPST	接口电压	2.97	3.3	3.63	V	-
V_IH	高电平输入电压	2.0	-	VDDPST+0.3	V	不兼容5V输入
V_IL	低电平输入电压	–0.3	-	0.8	V	-
I_L	输入漏电流	0.12	-	68.29	nA	-
I_OZ	三态输出漏电流	0.38	1	127.5	nA	-
V_OH	高电平输出电压	2.4	-	-	V	-
V_OL	低电平输出电压	-	-	0.4	V	-
R_PU	内部上拉电阻	50.36	60.72	74.71	kΩ	-
R_PD	内部下拉电阻	47.84	57.42	70.73	kΩ	-
I_OH	高电平输出电流	3.59	7.95	13.69	mA	4驱IO档位1
		7.16	15.83	27.24	mA	4驱IO档位2
		10.75	23.75	40.87	mA	4驱IO档位3
		14.28	31.52	54.2	mA	4驱IO档位4
I_OL	低电平输出电流	2.88	4.76	6.72	mA	4驱IO档位1
		5.75	9.49	13.32	mA	4驱IO档位2
		8.63	14.25	20.03	mA	4驱IO档位3
		11.51	18.97	26.61	mA	4驱IO档位4

表 3 DC电气参数表（VDDIO=3.3V GPIO 功能--SDIO专用)

符号	参数	最小值	典型值	最大值	单位	说明
VDDPST	接口电压	2.97	3.3	3.63	V	-
V_IH	高电平输入电压	2.0	-	3.63	V
V_IL	低电平输入电压	–0.3	-	0.8	V	-
I_L	输入漏电流	-	-	±10	μA	-
I_OZ	三态输出漏电流	-	-	±10	nA	-
V_OH	高电平输出电压	2.4	-	-	V	-
V_OL	低电平输出电压	-	-	0.4	V	-
R_PU	内部上拉电阻	19	25	31	kΩ	-
R_PD	内部下拉电阻	19	25	31	kΩ	-
I_OH	高电平输出电流	46.31	-	-	mA	16驱IO档位0
		43.59	-	-	mA	16驱IO档位1
		40.86	-	-	mA	16驱IO档位2
		38.14	-	-	mA	16驱IO档位3
		35.42	-	-	mA	16驱IO档位4
		32.69	-	-	mA	16驱IO档位5
		29.97	-	-	mA	16驱IO档位6
		27.74	-	-	mA	16驱IO档位7
		24.52	-	-	mA	16驱IO档位8
		21.79	-	-	mA	16驱IO档位9
		19.07	-	-	mA	16驱IO档位10
		16.35	-	-	mA	16驱IO档位11
		13.62	-	-	mA	16驱IO档位12
		10.9	-	-	mA	16驱IO档位13
		8.18	-	-	mA	16驱IO档位14
		5.45	-	-	mA	16驱IO档位15
I_OL	低电平输出电流	-	-	36.27	mA	16驱IO档位0
		-	-	34.13	mA	16驱IO档位1
		-	-	32.0	mA	16驱IO档位2
		-	-	29.86	mA	16驱IO档位3
		-	-	27.73	mA	16驱IO档位4
		-	-	25.6	mA	16驱IO档位5
		-	-	23.47	mA	16驱IO档位6
		-	-	21.33	mA	16驱IO档位7
		-	-	19.2	mA	16驱IO档位8
		-	-	17.07	mA	16驱IO档位9
		-	-	14.93	mA	16驱IO档位10
		-	-	12.8	mA	16驱IO档位11
		-	-	10.67	mA	16驱IO档位12
		-	-	8.535	mA	16驱IO档位13
		-	-	6.401	mA	16驱IO档位14
		-	-	4.268	mA	16驱IO档位15

表 4 DC电气参数表（VDDIO=1.8V GPIO 功能--SDIO专用)

符号	参数	最小值	典型值	最大值	单位	说明
VDDPST	接口电压	1.62	1.8	1.98	V	-
V_IH	高电平输入电压	1.2	-	1.98	V
V_IL	低电平输入电压	–0.3	-	0.6	V	-
I_L	输入漏电流	-	-	±10	μA	-
I_OZ	三态输出漏电流	-		±10	nA	-
V_OH	高电平输出电压	VDDPST-0.45	-	-	V	VDDPST=1.8V±10%
V_OL	低电平输出电压	-	-	0.45	V	-
R_PU	内部上拉电阻	19	25	31	kΩ	-
R_PD	内部下拉电阻	19	25	31	kΩ	-
I_OH	高电平输出电流	18.97	-	-	mA	16驱IO档位0
		17.85	-	-	mA	16驱IO档位1
		16.73	-	-	mA	16驱IO档位2
		15.62	-	-	mA	16驱IO档位3
		14.5	-	-	mA	16驱IO档位4
		13.39	-	-	mA	16驱IO档位5
		12.27	-	-	mA	16驱IO档位6
		11.16	-	-	mA	16驱IO档位7
		10.04	-	-	mA	16驱IO档位8
		8.93	-	-	mA	16驱IO档位9
		7.81	-	-	mA	16驱IO档位10
		6.69	-	-	mA	16驱IO档位11
		5.58	-	-	mA	16驱IO档位12
		4.46	-	-	mA	16驱IO档位13
		3.35	-	-	mA	16驱IO档位14
		2.23	-	-	mA	16驱IO档位15
I_OL	低电平输出电流	-	-	17.14	mA	16驱IO档位0
		-	-	16.13	mA	16驱IO档位1
		-	-	15.13	mA	16驱IO档位2
		-	-	14.12	mA	16驱IO档位3
		-	-	13.11	mA	16驱IO档位4
		-	-	12.1	mA	16驱IO档位5
		-	-	11.09	mA	16驱IO档位6
		-	-	10.08	mA	16驱IO档位7
		-	-	9.08	mA	16驱IO档位8
		-	-	8.07	mA	16驱IO档位9
		-	-	7.06	mA	16驱IO档位10
		-	-	6.05	mA	16驱IO档位11
		-	-	5.04	mA	16驱IO档位12
		-	-	4.03	mA	16驱IO档位13
		-	-	3.03	mA	16驱IO档位14
		-	-	2.02	mA	16驱IO档位15

上下电要求 ¶

外部电池电源VBAT、IO电源VDDIO处于下电状态，芯片处于下电状态。
外部电源VBAT、VDDIO上电（推荐同时上电）。其中VBAT可能存在慢上电场景、VBAT上电稳定约40μs~10ms。
VBAT和VDDIO上电后约20ms后、CLDO上电稳定、开始CRG解复位。
WS53V100开机电源系统上无Power-on信号、POR模块主要是对VBAT和内部电源进行检测、当两者都在位时、才会送出芯片内部的解复位信号。
VBAT上电阈值：2.5V；

VBAT下电阈值： 1.4V。
WS53V100开机电源系统上无Power-on信号、外部有RST_N负责全芯片复位、其状态由板级电路维护。
VBAT欠压或者撤离时、POR检查到掉电、会复位整个芯片、从而实现安全下电。

说明：

PMU电源对应管脚：VDD_VBAT1、VDD_VBAT2、AVDD33。

VDDIO对应管脚：VDDIO。

当芯片掉电后，需要保证VDDIO和VBAT电平低于200mV。

单板复位通过RST_N管脚实现。RST_N行为为拉低、后拉高。其中RST_N拉低时间需要持续10ms以上。

原理图设计建议 ¶

小系统设计建议
电源参考设计
外围接口设计建议
控制信号及低功耗应用参考设计

小系统设计建议 ¶

小系统指芯片电路能够正常工作的最小外围电路配置，此部分的电路主要包括：时钟电路、复位电路。

参考时钟设计
RTC时钟
复位电路

参考时钟设计 ¶

晶体时钟支持32MHz，在使用外部晶体时，电路结构如图1所示。其中，Cload电容默认不上件，XIN，XOUT串联0Ω电阻，用于调节晶体寄生电容，30Ω为限流电阻（根据晶体的DL参数决定是否上件）。

图 1 使用Crystal输入参考时钟的参考电路图

外部Crystal电气特性的要求如表1所示。

表 1 Crystal电气特性要求

参数	符号	晶体选型规格				单位	备注
标称频率	f	32	32	32	32	MHz	-
负载电容	CL	7	8	9	12[1]	pF	-
Xout串联电容	C	18	18	27	-	pF	XOUT预留0Ω电阻串位，用于调节晶体寄生电容。其中12pF晶体无需串联电容。
频率容差	f_tol	±10	±10	±10	±10	ppm	晶体初始频偏
频率稳定性	f_temp	±10	±10	±10	±10	ppm	晶体温漂
激励功率	DL[2]	≥100	≥100	≥100	≥100	µW	-
等效电阻	ESR	≤60 max	≤60 max	≤60 max	≤60 max	Ω	-
动态电感	Lm[3]	8.3~10.8	7.1~10.0	5.8~11.7	5.8~9.2	mH	-
动态电容	C1[3]	2.3~3	2.48~3.5	2.12~4.29	2.7~5.55	fF	-
静态电容	C0	≤2	≤2	≤2	≤2	pF	-
工作温度	T	-30~+85	-30~+85	-30~+85	-30~+85	℃	-
存储温度	T_s	-40~+125	-40~+125	-40~+125	-40~+125	℃	-

其中：

CL：Crystal负载电容。
ESR：Crystal等效串联电阻。
推荐晶体参数：CL 8pF，ESR 60Ω(max)，Lm 9.97mH，C1 2.48fF，C0 0.7pF。
1612封装因为C1和Lm差异较大，频偏校准范围只支持±20ppm。
XIN和XOUT管脚PKG+PCB寄生电容≤1pF。
负载电容CL=(C1×C2)/(C1+C2)+Cs，其中C1为XIN管脚对地总电容，C2为XOUT管脚对地总电容，Cs为XIN和XOUT管脚之间寄生电容，如C1和C2均为14pF，Cs为1pF，则晶体的负载电容为8pF。
标注[1]：CL为12pF的晶体，XO支撑以慢启方式启动。
标注[2]：建议晶体选型时DL（max）≥100μW，若晶体DL（max）小于100μW，须在XOUT处串联30Ω电阻R，并且XO频偏校准范围为±20ppm。
标注[3]：表格里是Type值，Lm和C1覆盖范围是type值±10%。

RTC时钟 ¶

说明： 使用此功能前，需确认芯片版本是否支持此功能，详见《芯片用户指南》或《订购须知》描述。

WS53V100支持外部提供32.768kHz RTC时钟，用于低功耗处理。对32.768kHz RTC时钟的电气特性要求如表1所示。

表 1 RTC无源时钟电气特性要求

参数	最小值	典型值	最大值	单位
时钟频率	-	32.768	-	kHz
频率误差	-	≤±100	-	ppm
负载电容（CL）	-	7	12.5	pF
激励功率 DL （max）	0.5	-	1.5	μW

RTC无源时钟参考电路设计如图1所示，其中C1&C2可以基于晶体负载电容CL计算，典型C1=C2=CL*2，考虑封装和板级寄生，C1&C2取值可以略小；

图 1 RTC无源时钟参考设计电路

针对无源时钟，需要根据所选晶体的ESR参数，选择相对应的驱动能力，详细参考表2；

表 2 驱动能力与ESR对照表

CL	DS1:DS0	ESR_Max
7p	00	50kΩ
	01	90kΩ
	10	130kΩ
	11	170kΩ
12.5p	00	20kΩ
	01	35kΩ
	10	50kΩ
	11	70kΩ

复位电路 ¶

WS53V100集成内部 POR （Power On Reset ）电路以及 Watchdog。

图 1 WS53V100 RST_N电路

电源参考设计 ¶

说明： 系统电源的设计，详细请参见《WS53V100 DEMO板原理图》。

电源规格
VBAT电源
VDDIO电源
内部电源滤波电路
RFLDO1
BUCK/LDO电源
PA供电
注意事项

电源规格 ¶

WS53V100需要的外部电源包括：

电池电源VBAT
IO电源VDDIO

芯片内部主要集成了BUCK和多个低压差线性稳压器（LDO）：

BUCK：作为一个中间的电源平面给多个LDO提供电源。
LDO：分为给数字提供电源的LDO和低噪声LDO。
PMU内部有一个BUCK提供1.3V电源。

推荐工作条件如表1所示。

表 1 推荐工作条件

Pin	管脚名称	参数说明	最小值（V）	典型值（V）	最大值（V）
9	VDD_VBAT2	INTLDO和XLDO输入电源，由外部电源提供	3.16	3.3	3.6
10	VDD_1P3	RFLDO1，RFLDO2输入电源	-	1.3	-
13	VDD_WL_RF_TRX_1P1	芯片内部TRX相关模块输入电源	-	1.15	-
14	VDD_WL_RF_PA_3P3	WiFi PA供电电源，由外部电源提供	3.16	3.3	3.6
16	VDD_RF_RX_1P1	芯片LNA输入电源	-	1.15	-
17	VDD_BSLE_RF_PA_1P3	BSLE LDO输入电源	-	1.3	-
19	VDD_BSLE_RF_DRV_1P3	BSLE LDO输入电源	-	1.3	-
20	VDD_BSLE_PLL_DCO_1P3	BSLE LDO输入电源	-	1.3	-
37	VDDIO	IO电源，由外部电源提供	1.71	1.8/3.3	3.465
38	AVDD33	LSADC和REF供电电源，由外部电源提供	3.16	3.3	3.465
39	VDD_VBAT1	芯片BUCK输入电源，由外部电源提供	3.16	3.3	3.465
41	VDD1P3_PMU1	芯片BUCK反馈及CLDO输入	-	1.3	-
6	XLDO_OUT	芯片XLDO decap管脚，接板级滤波电容	-	1	-
11	VDD_RFLDO1	内部LDO电源，输出提供给VDD_WL_RF_TRX_1P1、 VDD_RF_RX_1P1	-	1.15	-
12	VDD_RFLDO2	RFLDO2电源decap管脚，接板级滤波电容	-	1.15	-
18	VDD_BSLE_DPALDO	芯片内部BSLE电源decap管脚，接板级滤波电容	-	1.1	-
40	BUCK_LX	芯片BUCK LX输出1.3V，接板级电感、电容滤波	-	1.3	-
42	VDD_CLDO	芯片内部数字电源，外接1μF滤波电容	-	1.0	-

表 2 内部DC-DC产生的1P3电源外围器件要求

器件名称	大小
电感	2.2μH
电容	10μF

VBAT电源 ¶

WS53V100包含2个VBAT电源输入管脚：

VDD_VBAT1：BUCK的输入电源。
VDD_VBAT2：INTLDO和XLDO输入电源。

VBAT支持3～3.6 V输入，VBAT电源可以由外部PMU芯片或者外部BUCK电路生成提供。

VBAT参考电路
VBAT输入电源要求

VBAT参考电路 ¶

VBAT给芯片提供工作电源，VDD_VBAT1和VDD_VBAT2每个输入管脚各放一个电容用于储能滤波。参考电路图如图1 WS53V100 VBAT输入电路所示。

Pin	名称	设计建议
39	VDD_VBAT1	外接4.7μF电容，耐压值≥6.3V。
9	VDD_VBAT2	外接1μF电容，耐压值≥6.3V。
38	AVDD33	外接1μF电容，耐压值≥6.3V，布局空间受限可以考虑和VDD_VBAT1共用4.7uF滤波电容。

图 1 WS53V100 VBAT输入电路

VBAT输入电源要求 ¶

WS53V100的VBAT输入电源要求如下：

要求电源噪声峰峰值在±3%以内。
选择合适的电感和输出滤波电容，能够更有效抑制纹波和谐波干扰。

VDDIO电源 ¶

WS53V100有1个VDDIO电源输入管脚：

VDDIO

支持1.8V/3.3V电压，推荐设计建议如表1所示，参考电路图如图1所示。

表 1 VDDIO电源设计建议

Pin	名称	设计建议
37	VDDIO	外接1μF电容，耐压值≥6.3V。

图 1 VDDIO输入电路

内部电源滤波电路 ¶

内部电源中的VDD_CLDO、VDD_RFLDO2需要外接滤波电容，推荐设计建议如表1所示，参考电路图如图1所示。

表 1 内部电源滤波电路设计建议

Pin	名称	设计建议
6	XLDO_OUT	芯片XLDO decap管脚，需外接1μF滤波电容。
12	VDD_RFLDO2	芯片RFLDO2 decap管脚，需外接1μF滤波电容。
42	VDD_CLDO	芯片数字电源decap管脚，需外接1μF滤波电容。

图 1 内部电源滤波电路

RFLDO1 ¶

RFLDO1电源由WS53V100 管脚VDD_RFLDO1输出，输出滤波电容1μF。RFLDO1给2个管脚供电，分别是VDD_RF_RX_1P1 和VDD_WL_RF_TRX_1P1，推荐设计建议如表1所示，参考电路见图1所示。

表 1 RFLDO1电源设计建议

Pin	名称	说明
11	VDD_RFLDO1	RFLDO1输出，外接1μF滤波电容。
13	VDD_WL_RF_TRX_1P1	芯片内部TRX相关模块输入电源，外接1μF滤波电容。
16	VDD_RF_RX_1P1	芯片LNA输入电源，外接1μF滤波电容。

图 1 RFLDO1参考电路

BUCK/LDO电源 ¶

WS53V100包含4个1P3电源输入管脚：

VDD_1P3
VDD_BSLE_RF_PA_1P3
VDD_BSLE_RF_DRV_1P3
VDD_BSLE_PLL_DCO_1P3

该1P3电源可以由芯片内部BUCK（BUCK_LX）提供

表 1 BUCK电源设计建议

Pin	名称	说明
40	BUCK_LX	BUCK LX输出，外接2.2μH电感，10uF电容
10	VDD_1P3	RFLDO1，RFLDO2输入电源
17	VDD_BSLE_RF_PA_1P3	BSLE LDO输入电源，外接1μF滤波电容
19	VDD_BSLE_RF_DRV_1P3	BSLE LDO输入电源，外接1μF滤波电容（可以和Pin17管脚共用1μF电容）
20	VDD_BSLE_PLL_DCO_1P3	BSLE LDO输入电源，外接1μF滤波电容
18	VDD_BSLE_DPALDO	芯片内部BSLE电源decap管脚，接板级滤波电容

说明： BUCK电感推荐约束条件：

电感值2.2μH，±20%。

直流电阻（Rdc）≤0.3Ω。

饱和电流≥800mA。

Rdc增大会导致功耗增加，效率变低。

Rdc从0.1Ω增加到0.2Ω，重载效率会降低1~2个百分点。

内部BUCK由VDD_VBAT1提供输入电压，由BUCK_LX输出开关信号，因此需要外接电感和输出电容。

参考电路图如图1所示。

图 1 内置BUCK参考电路

PA供电 ¶

外部提供给VDD_WL_RF_PA_3P3供电，可与VBAT电源接在一起，设计建议如表1所示，参考电路图如图1所示。

表 1 PA供电设计建议

Pin	名称	设计建议
14	VDD_WL_RF_PA_3P3	WLAN PA供电电源，由外部电源提供，VBAT供电，外接1μF、100nF（预留）（靠近芯片从小到大排列）。

图 1 PA供电电路设计参考

注意事项 ¶

RST_N电路

RST_N电路 ¶

RST_N为上电使能管脚，该管脚上拉到VDDIO电源。

图 1 RST_N参考电路

外围接口设计建议 ¶

SDIO接口参考设计
UART接口参考设计
PWM接口参考设计
I2S接口参考设计
SPI接口参考设计
I2C接口参考设计
ADC接口参考设计
PTA接口设计
天线选择接口
超低功耗接口设计

SDIO接口参考设计 ¶

WS53V100通过SDIO与Host通信。SDIO电平支持1.8V和3.3V，要求Host端也必须是1.8V或3.3V电平；否则两者之间需要增加电平转换器件，选用的电平转换芯片需要符合SDIO速率（50MHz）的传输要求。设计建议如表1所示。

表 1 SDIO接口设计建议

Pin	名称	上下拉	VDDIO	连接方式
34	SDIO_CLK	NA	3.3/1.8	源端串33Ω电阻，走线≤5inch。芯片端预留一个10pF电容。
33	SDIO_CMD	NA	3.3/1.8	VDDIO=3.3V：终端串33/0Ω电阻，走线≤5inch； VDDIO=1.8V：终端串33/0Ω电阻，走线≤3.5inch。
35 36 31 32	SDIO_D0 SDIO_D1 SDIO_D2 SDIO_D3	芯片内置25kΩ上拉，建议单板预留一个上拉电阻位用于调试、建议47kΩ。	3.3/1.8	VDDIO=3.3V：终端串33/0Ω电阻，走线≤5inch； VDDIO=1.8V：终端串33/0Ω电阻，走线≤3.5inch。

名称

上下拉

VDDIO

连接方式

SDIO_CLK

3.3/1.8

源端串33Ω电阻，走线≤5inch。芯片端预留一个10pF电容。

SDIO_CMD

3.3/1.8

VDDIO=3.3V：终端串33/0Ω电阻，走线≤5inch；

VDDIO=1.8V：终端串33/0Ω电阻，走线≤3.5inch。

SDIO_D0

SDIO_D1

SDIO_D2

SDIO_D3

芯片内置25kΩ上拉，建议单板预留一个上拉电阻位用于调试、建议47kΩ。

3.3/1.8

VDDIO=3.3V：终端串33/0Ω电阻，走线≤5inch；

VDDIO=1.8V：终端串33/0Ω电阻，走线≤3.5inch。

须知： 在使用SDIO一线模式时，SDIO_D2和SDIO_D3需要保持悬空状态，不能复用为其它功能。

UART接口参考设计 ¶

WS53V100支持三组UART信号，UART_L0用于WS53V100维测打印。UART_H0和UART_H1用于与其他设备对接，管脚电平与VDDIO保持一致。设计建议如表1所示。

表 1 UART接口设计建议

Pin	名称	设计建议
1	UART_L0_TXD	直连，走线≤5inch
2	UART_L0_RXD	直连，走线≤5inch
4/24	UART_H1_RXD	直连，走线≤5inch
5/23	UART_H1_TXD	直连，走线≤5inch
21/43	UART_H1_CTS	直连，走线≤5inch
22/30	UART_H1_RTS	直连，走线≤5inch
25/52	UART_H0_CTS	直连，走线≤5inch
26/48	UART_H0_TXD	直连，走线≤5inch
27/49	UART_H0_RXD	直连，走线≤5inch
28/46	UART_H0_RTS	直连，走线≤5inch

PWM接口参考设计 ¶

WS53V100支持8个PWM接口信号输出，PWM0-PWM3为3组互补PWM接口，SPWM 为2个为安全PWM接口，输出电平与VDDIO电平保持一致，占空比输出范围（0-100%），最高可达到30khz以上，步进100Hz。

设计建议如表1所示。

表 1 PWM接口设计建议

Pin	名称	设计建议
21/2	PWM0_P	直连，走线≤5inch
22/3	PWM0_N	直连，走线≤5inch
50	PWM2_P	直连，走线≤5inch
51	PWM2_N	直连，走线≤5inch
43	PWM3_P	直连，走线≤5inch
47	PWM3_N	直连，走线≤5inch
30	SPWM1P	直连，走线≤5inch
25	SPWM1N	直连，走线≤5inch

I2S接口参考设计 ¶

WS53V100支持一组I2S接口，输入输出电平应与VDDIO电平保持一致。设计建议如表1所示。

表 1 I2S接口设计建议

Pin	名称	设计建议
21/51	I2S_WS	直连，包地处理。
22/48	I2S_BCLK	芯片端串33Ω电阻，包地处理。
23/50	I2S_DI	直连。
24/49	I2S_D0	直连。

SPI接口参考设计 ¶

WS53V100支持两组SPI接口，一组SPI接口，一组QSPI接口，输入输出电平应与VDDIO电平保持一致。设计建议如表1所示。

表 1 SPI接口设计建议

Pin	名称	设计建议
33/23/28	SPI0_DI	直连，走线≤5inch。
34/22/26	SPI0_CLK	芯片端串接一个33Ω电阻，单根走线包地处理，走线≤5inch。
35/24/27	SPI0_DO	直连，走线≤5inch。
36/21/52	SPI0_CS0	直连，走线≤5inch。
47	QSPI1_D3	直连，走线≤5inch。
48	QSPI1_CLK	芯片端串接一个33Ω电阻，单根走线包地处理，走线≤5inch。
49	QSPI1_D0	直连，走线≤5inch。
50	QSPI1_D1	直连，走线≤5inch。
51	QSPI1_CS	直连，走线≤5inch。
52	QSPI1_D2	直连，走线≤5inch。

I2C接口参考设计 ¶

WS53V100支持两组I2C接口，输入输出电平应与VDDIO电平保持一致。设计建议如表1所示。

表 1 I2C接口设计建议

Pin	名称	设计建议
24/46	I2C0_SCL	直连，走线≤5inch，上拉1kΩ电阻到VDDIO。
25/43	I2C0_SDA	直连，走线≤5inch，上拉1kΩ电阻到VDDIO。
3/26	I2C1_SCL	直连，走线≤5inch，上拉1kΩ电阻到VDDIO。
4/27	I2C1_SDA	直连，走线≤5inch，上拉1kΩ电阻到VDDIO。

ADC接口参考设计 ¶

WS53V100支持7个ADC接口，ADC电压输入范围0Ｖ～1.715V。设计建议如表1所示。ADC输入信号可以通过UART_L0串口读出信号电平的大小。

表 1 ADC接口设计建议

Pin	名称	设计建议
1	ADC_CH0	直连，走线≤5inch。
3	ADC_CH1	直连，走线≤5inch。
4	ADC_CH2	直连，走线≤5inch。
43	ADC_CH4	直连，走线≤5inch。
26	ADC_CH5	直连，走线≤5inch。
27	ADC_CH6	直连，走线≤5inch。
28	ADC_CH7	直连，走线≤5inch。

PTA接口设计 ¶

WS53V100支持1个PTA（包流量仲裁）接口，用于WIFI和BT的共存管理如图1 PTA接口设计，输入输出电平应与VDDIO电平保持一致。设计建议如表1所示。

PTA介于WIFI MAC和BT之间，接收WIFI MAC和BT的TX/RX请求和状态输入，并且输出仲裁结果给WIFI 和BT。

图 1 PTA接口设计原理框图

表 1 PTA接口设计建议

Pin	名称	设计建议
50	BT_FREQ	直连，走线≤5inch。
49/30	BT_STATUS	直连，走线≤5inch。
48/25	BT_ACTIVE	直连，走线≤5inch。
51	WLAN_ACTIVE	直连，走线≤5inch。

天线选择接口 ¶

WS53V100有4个天线选择管脚，输出电平应与VDDIO电平保持一致。设计建议如表1所示。

表 1 智能天线接口

Pin	名称	设计建议
21	ANT_SEL3	直连，走线≤5inch。
23	ANT_SEL4	直连，走线≤5inch。
43	ANT_SEL5	直连，走线≤5inch。
52	ANT_SEL2	直连，走线≤5inch。

超低功耗接口设计 ¶

WS53V100支持9个AON GPIO，输入电平应与VDDIO电平保持一致。设计建议如表1所示。

表 1 超低功耗接口设计建议

Pin	名称	设计建议	备注
1	AGPIO1	直连，走线≤5inch。	深睡模式下，支持输入唤醒或输出。
2	AGPIO2	直连，走线≤5inch。	深睡模式下，支持输入唤醒或输出。
3	AGPIO3	直连，走线≤5inch。	深睡模式下，支持输入唤醒或输出。
4	AGPIO4	直连，走线≤5inch。	深睡模式下，支持输入唤醒或输出。
22	MGPIO11	直连，走线≤5inch。	深睡模式下，仅支持输入唤醒，不支持输出。
28	MGPIO6	直连，走线≤5inch。	深睡模式下，仅支持输入唤醒，不支持输出。
36	AGPIO5	直连，走线≤5inch。	深睡模式下，支持输入唤醒或输出。
47	MGPIO16	直连，走线≤5inch。	深睡模式下，仅支持输入唤醒，不支持输出。
52	MGPIO7	直连，走线≤5inch。	深睡模式下，仅支持输入唤醒，不支持输出。

须知： 在使用MGIO16作为输入唤醒功能时，建议默认状态保持高电平，使用低电平或者下降沿唤醒.

控制信号及低功耗应用参考设计 ¶

SDIO四线模式
SDIO一线模式

SDIO四线模式 ¶

WS53V100 SDIO四线模式根据中断方式可以分成两种：一种是GPIO中断方式，另一种是SDIO中断方式，推荐使用SDIO中断，其中：

方式一：GPIO中断方式需要7个Pin脚（SDIO_CLK，SDIO_CMD，SDIO_DATA0，SDIO_DATA1，SDIO_DATA2，SDIO_DATA3，MGPIO13），WS53V100可使用MGPIO13作为中断。
方式二：SDIO中断方式需要6个Pin脚（SDIO_CLK，SDIO_CMD，SDIO_DATA0，SDIO_DATA1，SDIO_DATA2，SDIO_DATA3），WS53V100也可使用SDIO_DATA1中断。

其他控制信号及低功耗应用如表1所示。

表 1 控制信号及低功耗应用参考设计建议

名称	设计建议
VBAT	WS53V100芯片电源，由板级供电。
RST_N	复位管脚，由板级或HOST控制。
DEVICE_WK_HOST	与HOST芯片直连，用于WS53V100唤醒HOST。
HOST_WK_DEVICE	与HOST芯片直连，用于HOST唤醒WS53V100。
SDIO INTERRUPT	作为SDIO的中断信号。WS53V100可使用SDIO的DATA1作为中断信号、也可用GPIO充当。

如果需要低功耗应用，则必须考虑以下设计要求：

DEVICE_WK_HOST必须连接到HOST常供电的GPIO。
HOST_WK_DEVICE必须连接到DEVICE常供电的GPIO。

低功耗应用系统连接参考框如图1所示。

图 1 SDIO四线模式低功耗应用系统连接参考框图

SDIO一线模式 ¶

WS53V100 SDIO一线模式根据中断方式可以分成两种：一种是GPIO中断方式，另一种是SDIO中断方式，其中:

方式一：GPIO中断方式需要4个Pin脚（SDIO_CLK，SDIO_CMD，DATA0，MGPIO13），可使用MGPIO13作为中断。
方式二：SDIO中断方式需要4个Pin脚（SDIO_CLK，SDIO_CMD，DATA0，SDIO_DATA1），可使用SDIO_DATA1中断。

其他控制管脚和四线模式一致，低功耗应用系统连接参考框图如图1所示。

图 1 SDIO一线模式低功耗应用系统连接参考框图

PCB设计建议 ¶

叠层和布局
Fanout封装设计建议
PCB布局
电源
RF布线指导
CMU布线指导
DBB布线指导
SDIO接口布线指导
GND布线指导

叠层和布局 ¶

WS53V100封装大小，QFN52 6×6mm，PCB支持4层板，支持器件单面贴设计。

TOP层：信号走线，信号线尽量走TOP层。
L2层：地平面层，保持一个完整的地平面层。
L3层：电源平面层，电源走线尽量走第三层，且电源之间需要用地隔开。
BOTTOM 层：可以走少量的信号线，尽量保持BOTTOM层为一个完整的地平面层。

PCB设计注意事项：

推荐PCB板厚On Board方案一般≥1mm，防止翘曲，过孔10mil/22mil。
PCB 典型材料FR4介电常数为4.0~4.3，表层铜箔厚度建议为1.2mil (0.5 oz+plating)，PCB板厚度一般≥1.0mm，典型值为1.2mm，可选用1.0mm。

常用的叠层设计和阻抗控制可参考表1。

表 1 4层板1.2mm参考叠层信息参考

层标识	层叠图示	RC	设计厚度(μm)	PCB板厂调整厚度(μm)	厂内控制公差(μm)
阻焊	-	-	-	20	20±15
Art01	-	-	1/2oz+plating	40	40±15
Art01	PP_7628	50%	208	215	215±20
Art02	-	-	30	30	30±5
Art02	core (exclude copper)	-	600	600	600±64
Art03	-	-	30	30	30±5
Art03	PP_7628	50%	208	214	214±20
Art04	-	-	1/2oz+plating	40	40±15
阻焊	-	-	-	20	20±15
板厚	-	-	1.2±0.12mm	1.2±0.12mm	-

表 2 单线线宽、阻抗、参考层控制信息

信号层	接地层	阻抗目标	阻抗公差	设计线宽（mil）	距铜（mil）
L1	L1&L2	50Ω	10%	11	6

Fanout封装设计建议 ¶

WS53V100 四层板Fanout如图1所示。

图 1 PCB 四层板Fanout参考设计

其中：

黄色：VDD_RF_RX_1P1、VDD_WL_RF_TRX_1P1、VDD_RFLDO1
绿色：VDD_WL_RF_PA_3P3、VDD_VBAT1、VDD_VBAT2、AVDD33
蓝色：VDDIO
紫色：VDD_1P3、VDD_BSLE_RF_PA_1P3、VDD_BSLE_RF_DRV_1P3、VDD_BSLE_PLL_DCO_1P3、VDD1P3_PMU1
白色：VDD_RFLDO2、VDD_BSLE_DPALDO、VDD_CLDO
橙色：BUCK_LX
淡蓝色：RF

PCB布局 ¶

WS53V100应用支持On Board和模组两种方案。

On Board方案
- 支持4层板设计
- 贴片器件建议为0201封装（inch）
SDIO模组
- 4层板
- 贴片器件建议用0201封装（inch）
IPC用户

考虑小型化，一般建议选用模组
IOT产品
- 考虑到板子空间比较小，建议用0201单面贴

PCB设计以 SDIO模组四层板为例，参考设计如图1所示。

图 1 SDIO模组PCB布局参考

其中：

黄色：VDD_RF_RX_1P1，VDD_WL_RF_TRX_1P1，VDD_RFLDO1
绿色：VDD_WL_RF_PA_3P3，VDD_VBAT1，VDD_VBAT2，AVDD33
蓝色：VDDIO
紫色：VDD_1P3，VDD_BSLE_RF_PA_1P3，VDD_BSLE_RF_DRV_1P3，VDD1P3_PMU1
白色：VDD_RFLDO2，VDD_BSLE_DPALDO，VDD_CLDO
橙色：BUCK_LX
淡蓝色：RF

电源 ¶

VBAT布线指导
BUCK布线指导

VBAT布线指导 ¶

VBAT布线建议如下：

VDD_VBAT1峰值电流500mA，基于100mA/4mil原则，VBAT1电源走线线宽需≥20mil。滤波电容4.7μF需要靠近管脚放置。
VDD_VBAT2峰值电流50mA。滤波电容1μF需要靠近管脚放置，且电源走线须先经过滤波电容再到芯片的电源管脚。
AVDD33峰值电流80mA。有空间单独放置1uF滤波电容，模组空间紧凑可以和VDD_VBAT1 共用4.7uF电容
VDD_CLDO滤波电容靠近管脚放置，峰值电流300mA，走线线宽建议≥12mil。

电源管脚的滤波电容摆放位置如图1所示。

图 1 四层板VBAT布线参考

BUCK布线指导 ¶

BUCK的输出、BUCK电感、滤波电容及地形成的最短回流通路十分重要。该环路中包含大量高频开关电流成分，因此PCB走线时应该最小化环路面积。BUCK回流环路面积越大，磁场辐射越强，这将成为噪声扩散的主要来源。

BUCK与RF正好在芯片的对角处，主要为了避免BUCK的电源噪声影响RF（左下方）和模拟部分，因此布局时外接功率电感尽量远离WS53V100的RF和模拟部分，以减少BUCK对射频性能的影响。

PCB走线约束如下：

BUCK_LX：是强干扰源，需要与其他敏感信号保持距离，输出峰值电流500mA，线宽需要≥20mil，且能够尽量包地处理，包地线尽量粗且多打地孔。
VDD1P3_PMU1：BUCK输出反馈给芯片内部CLDO输入，峰值电流300mA，线宽需要≥12mil，滤波电容4.7μF靠近管脚放置。走线源头从1P3的输出电容上取电。走线两端尽量包地处理，包地线尽量粗且多打地孔。
VDD_1P3： BUCK输入给芯片内部RFLDO供电，峰值电流100mA，滤波电容1μF靠近管脚放置。走线源头从1P3的输出电容上取电。走线两端尽量包地处理，包地线尽量粗且多打地孔，背面走线远离芯片Epad，请勿割裂参考地平面。
VDD_BSLE_RF_PA_1P3：BSLE LDO输入电源，峰值电流300mA，滤波电容1μF靠近管脚放置。走线源头从1P3的输出电容上取电。走线两端尽量包地处理，包地线尽量粗且多打地孔，背面走线远离芯片Epad，请勿割裂参考地平面。
VDD_BSLE_RF_DRV_1P3：BSLE LDO输入电源，峰值电流70mA，滤波电容1μF靠近管脚放置（模组空间受限，可以考虑共用VDD_BSLE_RF_PA_1P3电源的1uF电容）。走线源头从1P3的输出电容上取电。走线两端尽量包地处理，包地线尽量粗且多打地孔，背面走线远离芯片Epad，请勿割裂参考地平面。
VDD_BSLE_PLL_DCO_1P3：BSLE LDO输入电源，峰值电流40mA，滤波电容1μF靠近管脚放置。走线源头从1P3的输出电容上取电。走线两端尽量包地处理，包地线尽量粗且多打地孔，背面走线远离芯片Epad，请勿割裂参考地平面。

图 1 四层板BUCK走线参考

RF布线指导 ¶

RF布线建议如下：

RFLDO1电源走线支持串行走线，但星型走线可以带来更好的性能，图1中黄色走线即为星形走线。
VDD_RFLDO2外接一个1μF的电容，给芯片内部的RFLDO2电源滤波。
VDD_RFLDO1是芯片内部LDO输出，输出1.15V给RF供电，峰值电流50mA，线宽需要≥5mil。
VDD_WL_RF_PA_3P3给WiFi的PA供电，可以直接连接到VBAT；滤波电容靠芯片管脚放置。
PA电源滤波电容放置以及出线不要有过孔，建议与芯片同层出线布局，避免过孔带来寄生参数。走线压降要求<30mV。峰值电流500mA，线宽需要≥20mil。
VDD_RF_RX_1P1是给LNA供电的电源，走线要避开RF信号干扰。
VDD_WL_RF_TRX_1P1是芯片内部TRX相关模块输入电源，，走线要避开RF信号干扰。
VDD_RFLDO1、VDD_RF_RX_1P1、VDD_WL_RF_TRX_1P1、VDD_WL_RF_PA_3P3给电源走线间尽量错开，避免相互间干扰。
WiFi RF前端匹配电路尽量靠近芯片放置，ESD防护电感可以靠近天线端。
RF信号线走线尽量短，控制阻抗50Ω，走线两边包地多打地孔。
RF射频线远离高速时钟线和电源线，保持射频走线参考面完整；如果射频线参考面被分割，需要通过0Ω电阻跨接保持连通性。
射频走线的参考地与芯片主地须保持良好连通，地回路不好的情况下，射频性能会恶化。芯片EPAD需要从两个脚拉出与外部的地连接保持连接。
RF匹配滤波电路：如有空间，可以预留trap电路，参考电路如图2，匹配值需要根据不同Layout和PCB叠层进行实测调整。如模组空间有限，可以采用π型滤波电路。滤波电容需要单点接地不能直接接在TOP层，需要打一个过孔连接到BOTTOM层，如果是多层板过孔不与中间层的地相连，过孔在中间层需要跟TOP层一样做禁空处理。这样处理之后的过孔在RF频率上过孔相当于一个小电感与电容一起组成一个LC电路，起到抑制谐波辐射的目的。前面PCB布局有提到这两个过孔的位置不能太近最好能分布在RF线的两边。

图 1 四层板RFLDO1及RF走线布线参考

图 2 RF匹配电路参考电路图

CMU布线指导 ¶

CMU（时钟管理单元）布线建议如下：

WiFi系统对时钟要求很高，晶体布局以及XIN和XOUT走线须远离噪声源（RF和BUCK）和热源，避免噪声干扰引起系统相噪变差，或者热源辐射引起晶体温漂。
建议在XOUT走线靠近芯片端预留电阻焊盘，用于串接一个30Ω电阻限流。
PCB为4层板时，晶体的GND pad建议在TOP层和其他地分割，通过过孔连接到主地，防止单板上的器件发热影响时钟精度；信号pad下面挖空到主地层，减小pad的寄生电容。
XIN/XOUT走线尽量短，XIN/XOUT走线寄生电容＜1pF，建议能够包地处理，包地线尽量粗且多打地孔。
如果是On Board设计且是双面贴，可以考虑将晶体放到BOTTOM层，XIN/XOUT在靠近芯片管脚处打过孔上来连接到芯片。
XIN/XOUT与VBAT之间用地过孔分隔开。

CMU布局及布线参考如图1所示。

图 1 四层板CMU布线参考

DBB布线指导 ¶

DBB（数字基带）布线建议如下：

VDDIO电源滤波电容尽量靠近管脚放置。
数字信号设计规则相对宽松，仅需避开敏感的电源、RF和模拟部分。
MGPIO16管脚有负电压输入时，可能会导致芯片复位，使用时应避免该管脚出现负压；PCB设计有长走线时，建议走内层，避免受到外部干扰。

SDIO接口布线指导 ¶

接口布线建议如下：

SDIO最高支持50MHz，要求布局布线远离敏感的电源、RF和模拟部分，且走线线长尽可能短不要超过5inch。
SDIO走线线距严格按照3W原则，即信号与信号线之间保持3倍线宽，避免信号间的串扰；SDIO_CLK信号包地处理，包地线尽量粗且走线两侧多打地孔。
SDIO_CLK靠近源端串33Ω电阻。
SDIO_DATA（0～3）预留上拉电阻的一端直接接到信号线上，另一端连接到VDDIO。这样可以减少信号的反射。

GND布线指导 ¶

除接地管脚外，WS53V100还需要将Epad焊盘接地。

GND布线建议如下：

参考地平面尽量完整，尽量使得每个接地管脚、电容接地都能够和芯片Epad以及系统主地有良好的地回路。
Epad焊盘上打通孔，孔中心距一般约23～40 mil，一般情况下建议28mil。

图 1 四层板Epad布线参考（Top层）

图 2 Epad布线参考（Bottom层）

热设计建议 ¶

工作条件
电路热设计参考

工作条件 ¶

须知：

芯片的极限结温的最大值为125℃，任何条件下芯片的结温都不能大于该数值。

芯片的长期工作结温的最大值为105℃，正常工作条件下芯片的结温应该小于该数值。

在短期工作条件下，芯片可以容忍超过105℃（长期工作结温的最大值）而小于125℃（极限结温的最大值）的高温，但长时间工作在超过105℃（长期工作结温的最大值）结温下会导致芯片寿命缩减。

根据GR-63-CORE标准，短期工作条件定义为每次持续时间不超过96小时，并且每年累计时间不超过15天。

表 1 芯片的结温要求

封装形式	正常工作结温下限(℃)	长期工作最大结温(℃)	短期工作上限结温(℃)	破坏性最大结温(℃)	生命周期定义
QFN	-40	105	125	125	10年

表 2 芯片的封装热阻

参数	符号	WS53V100	单位
Junction-to-ambient thermal resistance	θ_JA	-	℃/W
Junction-to-case thermal resistance	θ_JC	28.0	℃/W
Junction-to-top center of case thermal resistance	Ψ_JT	-	℃/W
Junction-to-board thermal resistance	θ_JB	19.5	℃/W

说明： 热阻基于JEDEC JESD51-2标准给出，应用时的系统设计及环境可能与JEDEC JESD51-2标准不同，需要根据应用条件作出分析。

上述封装热阻参数仿真环境是JEDEC标准的4层PCB，如图1所示。

图 1 JEDEC标准的4层PCB参数

电路热设计参考 ¶

器件布局
PCB

器件布局 ¶

结合产品结构和热设计，器件布局建议如下：

单板上大功耗且易产生热量器件要均匀分布，避免局部过热，影响器件可靠性和散热效率。
合理设计结构，保证产品内部与外界有热交换途径。
对单板关键发热器件充分进行极端应用场景的温升测试，确保器件在安全的温度范围内长期可靠工作。
必要情况下，关键发热器件可以增加散热片，进一步提升散热效果。

PCB ¶

走线热设计建议如下：

芯片底下的过孔采用FULL孔连接，而不是普通的花孔连接，以提高单板散热效率。
在热量大的器件正下方和周边尽量增大铜皮面积，发热器件背面的地平面尽量减少分割，完整地平面能够有效分散热量，提高整体散热效果。另外，如果结构允许，将芯片正背面附近地平面进行亮铜处理，也能够进一步提升散热效果。

焊接工艺 ¶

概述
无铅回流焊工艺参数要求
混合回流焊工艺参数要求

概述 ¶

本章主要介绍客户端在使用芯片做回流焊时工艺控制：主要是无铅工艺和混合工艺两类。

定义说明：

芯片：给客户的芯片均为ROHS产品，均满足无铅要求。
无铅工艺：所有器件(主板/所有IC/电容电阻等)均为无铅器件，并使用无铅锡膏的纯无铅工艺。

无铅回流焊工艺参数要求 ¶

无铅回流焊接工艺曲线如图1所示。

图 1 无铅回流焊接工艺曲线

无铅回流焊工艺参数如表1所示。

表 1 无铅回流焊工艺参数

区域	时间	升温速率	峰值温度	降温速率
预热区（40～150℃）	60～150 s	≤2.0℃/s	-	-
均温区（150～200℃）	60～120 s	＜1.0℃/s	-	-
回流区（＞217℃）	60～90 s	-	230-260 ℃	-
冷却区（Tmax～180℃）	-	-	-	1.0℃/s≤Slope≤4.0℃/s

说明：

预热区：温度由40℃～150℃，温度上升速率控制在2℃/s左右，该温区时间为60～150 s。
均温区：温度由150℃～200℃，稳定缓慢升温，温度上升速率小于1℃/s，且该区域时间控制在60～120 s**（注意：该区域一定缓慢受热，否则易导致焊接不良）**。
回流区：温度由217℃～Tmax～217℃，整个区间时间控制在60～90 s。
冷却区：温度由Tmax～180℃，温度下降速率最大不能超过4℃/s。
温度从室温25℃升温到250℃时间不应该超过6分钟。
该回流焊曲线仅为推荐值，客户端需根据实际生产情况做相应调整。
回流时间以60～90 s为目标，对于一些热容较大无法满足时间要求的单板可将回流时间放宽至120s。封装体耐温标准参考IPC/JEDEC J-STD-020D标准，封装体测温方法参考JEP 140标准。

IPC/JEDEC J-STD-020D标准，封装体测温方法按照JEP 140标准要求：IPC/JEDEC 020D中的无铅器件封装体耐温标准如表2所示。

表 2 IPC/JEDEC 020D中的无铅器件封装体耐温标准

Package

Thickness

Volume mm³

＜350

Volume mm³

350～2000

Volume mm³

＞2000

＜1.6mm

260℃

1.6mm～2.5mm

260℃

250℃

245℃

＞2.5mm

250℃

245℃

体积计算中不计入器件焊端（焊球，引脚）和外部散热片。

回流焊接工艺曲线测量方法：

JEP140推荐：对于厚度较小的器件，测量封装体温度时，直接将热电偶贴放在器件表面，对于厚度较大的器件，在器件表面钻孔埋入热电偶进行测量。由于量化器件厚度的要求，推荐全部采用在封装体表面钻孔埋入热电偶的方式（特别薄器件，无法钻孔除外）。如图2所示。

图 2 封装体测温示意图

说明： 如果是QFP封装的芯片，直接将测温探头放在管脚处即可。

混合回流焊工艺参数要求 ¶

回流焊接过程中，如果出现器件混装现象，应首先保证无铅器件的正常焊接。具体要求如表1所示。

表 1 混装回流焊工艺参数表

数值要求		有铅BGA	无铅BGA	其它器件
预热区（40～150 ℃）	时间	60～150 s
预热区（40～150 ℃）	升温斜率	＜2.5℃/s
均温区（150～183 ℃）	时间	30～90 s
均温区（150～183 ℃）	升温斜率	＜1.0℃/s
回流区（＞183 ℃）	峰值温度	210~240 ℃	220~240 ℃	210~245 ℃
回流区（＞183 ℃）	时间	30~120 s	60~120 s	30~120 s
冷却区（Tmax～150 ℃）	降温斜率	1.0℃/s≤Slope≤4.0℃/s

说明： 以上工艺参数要求均针对焊点温度。单板上焊点最热点和最冷点均需要满足以上规范要求。

曲线调制中，还需要满足单板上元器件的封装体耐温要求。封装体耐温标准按照IPC/JEDEC J-STD-020D标准，封装体测温方法按照JEP 140标准。

IPC/JEDEC 020D中的有铅器件封装体耐温标准如表2所示。

表 2 IPC/JEDEC 020D中的有铅器件封装体耐温标准

Package

Thickness

Volume mm³

＜350

Volume mm³

≥350

＜2.5mm

235℃

220℃

≥2.5mm

220℃

体积计算中不计入器件焊端（焊球，引脚）和外部散热片。

JEP140标准规定测量封装体温度方法同无铅工艺，请参考无铅回流焊工艺参数要求详细说明。

潮敏参数 ¶

存放与使用
重新烘烤

存放与使用 ¶

**【**使用范围】

所有IC（潮敏产品）的存放和使用。

**【**存放环境】

建议产品真空包装存放，存放温度范围：大于等于-40℃，小于等于150℃。推荐存放在25℃的环境温度下。

**【**存储期限】（shelf life）

存放环境<30°C/60% RH下，真空包装存放，存储期限(shelf life)不少于12个月。

**【**车间寿命】（floor life）

在环境条件<30°C/60%下，floor life参照表如表1所示。

表 1 车间寿命（floor life）参照表

潮湿敏感等级（MSL）	含义（即拆分后放存条件及最长时间）
1	无限制，环境温湿度≦30℃/85% RH（Relative Humidity）
2	1year，30℃/60%RH。
2a	4week，30℃/60%RH。
3	1week，30℃/60%RH。
4	72h，30℃/60%RH。
5	48h，30℃/60%RH。
5a	24h，30℃/60%RH。
6	Time on Label，30℃/60%RH。

**【**潮敏产品的使用】

产品在≦30℃/60%RH下连续或累计暴露超过2个小时，建议进行重新烘烤后再真空干燥包装。
产品在≦30℃/60%RH下暴露累计没有超过2个小时，可以不用重新烘烤，但要更换新的干燥剂，进行真空干燥包装。
本产品的潮敏参数等级为3级。

本文没有提到的存储及使用原则，请直接参考JEDEC J-STD-033A。

重新烘烤 ¶

【适用产品】

所有潮敏产品

【使用范围】

需要重新烘烤的潮敏产品

【重新烘烤参考表】

表 1 重新烘烤参考表

芯片厚度	MSL潮敏等级	烘烤125℃	烘烤90℃/≦5% RH	烘烤40℃/≦5% RH
≤1.4mm	2a	3h	11h	5day
	3	7h	23h	9day
	4	7h	23h	9day
	5	7h	24h	10day
	5a	10h	24h	10day
≤2.0mm	2a	16h	2day	22day
	3	17h	2day	23day
	4	20h	3day	28day
	5	25h	4day	35day
	5a	40h	6day	56day
≤4.5mm	2a	48h	7day	67day
	3	48h	8day	67day
	4	48h	10day	67day
	5	48h	10day	67day
	5a	48h	10day	67day

说明：

此表中显示的均是受潮后，必须的最小的烘烤时间；

重新烘烤优先选择低温烘烤；

详细情况请参考JEDEC。

接口时序 ¶

UART接口时序
I2C时序
I2S时序
SDIO时序
SPI接口时序

UART接口时序 ¶

WS53V100芯片支持3组UART接口，其中UART_L0支持两线连接（RXD、TXD），不支持流控模式，UART_H0和UART_H1支持四线的协议（RXD、TXD、CTS、RTS），其中RXD和TXD用于数据传送，RTS和CTS用于流控。

UART接口支持多种波特率，波特率大小和传送速率之间成正比关系，支持的波特率从9600bit/s到5Mbit/s，其速率可以通过寄存器进行配置。

UART_L0支持最大速率2Mbit/s，UART_H0和UART_H1支持最大速率5Mbit/s。

波特率和误码率如表1所示。

表 1 UART接口波特率和误码率

Desired Rate	Actual Rate	Error（%）
5000000	5000000	0.00
4000000	4000000	0.00
3000000	3000000	0.00
2000000	2000000	0.00
1500000	1500000	0.00
1444444	1454544	0.70
921600	923077	0.16
460800	461538	0.16
230400	230796	0.17
115200	115385	0.16
57600	57692	0.16
38400	38400	0.00
28800	28846	0.16
19200	19220	0.00
14400	14423	0.16
9600	9600	0.00

UART接口的的时序如图1所示。

图 1 UART接口时序图

注：图中虚线的信号上升沿按照0.7×VDD，下降沿按照0.3×VDD选取。VDDIO电压为1.8V/3.3V

其中：

标注1为CTS信号拉低到TXD信号有效的最大延时。
标注2为结束位的中点到CTS信号拉高需要保持的最大时间。
标注3为结束位的中点到RTS信号拉高的最大延时。

UART时序约束如表2所示。

表 2 UART时序约束表

Ref No	Characteristics	Min.	Typical	Max.	Unit
1	CTS low to TXD valid	-	-	1.5	Bit Periods
2	CTS high before mid of stop bit	-	-	0.5	Bit Periods
3	Mid of stop bit to RTS high	-	-	0.5	Bit Periods

I2C时序 ¶

I²C传输时序如图1所示。

图 1 I²C传输时序图

I²C接口时序参数如表1所示。

表 1 I²C接口时序参数表

参数	符号	标准模式（最小值）	标准模式（最大值）	快速模式（最小值）	快速模式（最大值）	快速+模式（最小值）	快速+模式（最大值）	单位
SCL时钟频率	f_SCL	-	100	-	400	-	1000	kHz
启动保持时间	t_HD;STA	4.0	-	0.6	-	0.26	-	μs
SCL低电平周期	t_LOW	4.7	-	1.3	-	0.5	-	μs
SCL高电平周期	t_HIGH	4.0	-	0.6	-	0.26	-	μs
启动建立时间	t_SU;STA	4.7	-	0.6	-	0.26	-	μs
数据保持时间	t_HD;DAT	0	-	0	-	0	-	μs
数据建立时间	t_SU;DAT	250	-	100	-	50	-	ns
SDA、SCL上升时间	t_r	-	1000	20+0.1C_b	300	-	120	ns
SDA、SCL下降时间	t_f	-	300	20+0.1C_b	300	-	120	ns
结束建立时间	t_SU;STO	4.0	-	0.6	-	0.26	-	μs
开始与结束之间的总线释放时间	t_BUF	4.7	-	1.3	-	0.5	-	μs
总线负载	C_b	-	400	-	400	-	550	pF
低电平噪声容限	V_nL	0.1V_DD	-	0.1V_DD	-	0.1V_DD	-	V
高电平噪声容限	V_nH	0.2V_DD	-	0.2V_DD	-	0.2V_DD	-	V

I2S时序 ¶

I2S接口支持Master模式，支持Slave模式。I2S的时序图如图1所示。

图 1 I2S接口时序

注：图中虚线的信号上升沿按照0.7×VDD，下降沿按照0.3×VDD选取。VDDIO默认l电压为1.8V/3.3V。

图中I2S_DI、I2S_DO表示从自身角度而言的输入/输出端口。

上图中的参数定义：

tclk：I2S接口时钟的一个周期时间。
tw：I2S接口时钟一个周期内的高电平或者低电平时间。
tis：输入信号的建立时间，即输入数据在时钟采样前需要的稳定时间。
tih：输入的保持时间，即输入数据在时钟采样后需要的保持不变的时间。
top：输出信号的输出传输时间。

I2S作为Master的接口时序约束如表1所示。

表 1 I2S的master时序约束

Symbol	Parameter	Condition	Min	Max	Unit
t_clk	Cycle time	-	100@1.1V 125@1.0V	-	ns
t_w	pulse width	-	0.45×t_clk	0.55×t_clk
t_is	I2S_DI setup time	-	25.74ns @1.1V 35.86ns @1.0V	-
t_ih	I2S_DI hold time	-	0	-
t_op	I2S_DO propagation time	10 pF load	0.05	10.25ns @1.1V 18.82ns @1.0V
t_op	I2S_WS propagation time	10 pF load	0.05	10.25ns @1.1V 18.82ns @1.0V

I2S作为Slave的接口时序约束如表2所示。

表 2 I2S的slave时序约束

Symbol	Parameter	Condition	Min	Max	Unit
t_clk	Cycle time	-	100@1.1V 125@1.0V	-	ns
t_w	pulse width	-	0.45×t_CLK	0.55×t_CLK
t_is	I2S_DI setup time	-	20.14ns @1.1V 28.98ns @1.0V	-
t_ih	I2S_DI hold time	-	0
t_is	I2S_WS setup time	-	20.14ns @1.1V 28.98ns @1.0V	-
t_ih	I2S_WS hold time	-	0
t_op	I2S_DO propagation time	10 pF load	0.05	25.08ns @1.1V 37.86ns @1.0V

SDIO时序 ¶

WS53V100的SIDO固定充当device，SDIO支持3种SDIO工作模式：

在CLDO为1.1V时、最大接口速度为50MHz。

Default speed模式（DS）

接口时钟频率最高25MHz，包括1bit和4bit两种模式。
High speed模式（HS）

接口时钟频率最高50MHz。
SDR25模式

接口时钟最高频率50MHz。

须知： 对接host芯片的CLK约束：为了保证SDIO的正常工作，需要host持续提供SDIO CLK，并且没有时钟中断，否则可能导致SDIO业务数据异常。

Default speed模式

Default speed模式为SDIO上电之后的默认模式，为了与各种HOST器件保持兼容性，此模式要求的工作速率较低，时钟只支持到25MHz，对时钟的要求如表1所示。

表 1 Default speed模式时钟参数表（VDDIO=3.3V）

参数	符号	最小值	最大值	单位	备注
Clock CLK（All value are referred to min(V_IH) and max(V_IL)）
Clock frequency Date Transfer Mode	f_PP	-	25	MHz	C_CARD≤10pF
Clock frequency Identification Mode	f_OD	-	400	KHz	C_CARD≤10pF
Clock low time	t_WL	10	-	ns	C_CARD≤10pF
Clock high time	t_WH	10	-	ns	C_CARD≤10pF
Clock rise time	t_TLH	-	10	ns	C_CARD≤10pF
Clock fall time	t_THL	-	10	ns	C_CARD≤10pF

Default speed模式输入数据时序如图1所示。其中，tISU为建立时间，即此模式下SDIO接口要求的数据在时钟采样前的稳定时间，tIH为保持时间，即此模式下SDIO接口要求的数据在时钟采样后的保持原电平的时间。

图 1 Default speed模式输入时序

Default speed模式输出数据时序如图2所示。其中，tODLY（max）为输出数据相对于时钟上升沿，出现在接口上的最大时延，tODLY（min）为输出数据相对于时钟上升沿，出现在接口上的最小时延。

图 2 Default speed模式输出时序

Default speed模式的时序约束如表2所示。

表 2 Default speed模式时序约束表

参数	符号	最小值	最大值	单位	备注
Inputs CMD, DAT（referred to CLK）
Input set-up time	t_ISU	5ns@1.1V 7ns@1.0V	-	ns	C_CARD≤10pF
Input hold time	t_IH	5	-	ns	C_CARD≤10pF
Outputs CMD, DAT(referenced to CLK)
Output Delay time during Data Transfer Mode	t_ODLY	-	14ns@1.1V 17ns@1.0V	ns	C_L≤40pF
Output Delay time during Identification Mode	t_ODLY	-	50	ns	C_L≤40pF

说明：T_clk为SDIO CLOCK时钟周期。

High speed模式

High speed模式为SDIO上电经过初始化之后，为了使用更高的速率，通过模式切换而进入的模式，此模式要求的工作速率比default speed模式高，其时钟支持到50MHz，对时钟的约束见表3所示。

表 3 High speed模式时钟参数表（VDDIO=3.3V）

参数	符号	最小值	最大值	单位	备注
Clock CLK（All value are referred to min(V_IH) and max(V_IL)）
Clock frequency Date Transfer Mode	f_PP	-	50	MHz	C_CARD≤10pF
Clock low time	t_WL	7	-	ns	C_CARD≤10pF
Clock high time	t_WH	7	-	ns	C_CARD≤10pF
Clock rise time	t_TLH	-	3	ns	C_CARD≤10pF
Clock fall time	t_THL	-	3	ns	C_CARD≤10pF

High speed模式输入数据时序如图3所示。其中，tISU为建立时间，即此模式下SDIO接口要求的数据在时钟采样前的稳定时间，tIH为保持时间，即此模式下SDIO接口要求的数据在时钟采样后的保持原电平的时间。

图 3 High speed模式输入时序

High speed模式输出数据时序如图4所示。其中，tODLY（max）为输出数据相对于时钟上升沿，出现在接口上的最大时延，tOH为输出数据相对于时钟上升沿，出现在接口上的最小时延。

图 4 High speed模式输出时序

High speed模式的时序约束如表4所示。

表 4 High speed模式时序约束表 (VDDIO=3.3V)

参数	符号	最小值	最大值	单位	备注
Inputs CMD, DAT（referred to CLK）
Input set-up time	t_ISU	5ns@1.1V 7ns@1.0V	-	ns	C_CARD≤10pF
Input hold time	t_IH	2	-	ns	C_CARD≤10pF
Outputs CMD, DAT(referenced to CLK)
Output Delay time during Data Transfer Mode	t_ODLY	-	14ns@1.1V 17ns@1.0V	ns	C_L≤40pF
Output Hold time	t_OH	1.55ns	-	ns	C_L≤15pF
Total System Capacitance for each line	C_L	-	40	pF	1 card

说明：High speed模式的数据信号时序，其输出数据和输入数据都是由时钟的上升沿为参考。

SDR25模式

SDR25模式为SDIO经过电压切换流程之后才能进入的模式，此模式要接口时钟最大支持到50MHz。对时钟的约束如下表所示。

表 5 SDR25模式时钟参数表（VDDIO=1.8V）

参数	符号	最小值	最大值	单位	备注
Clock CLK（All value are referred to min(V_IH) and max(V_IL)）
Clock frequency Date Transfer Mode	f_PP	-	50	MHz	C_CARD≤10pF
Clock low time	t_WL	3.6	8.4	ns	C_CARD≤10pF
Clock high time	t_WH	3.6	8.4	ns	C_CARD≤10pF
Clock rise time	t_TLH	-	4	ns	C_CARD≤10pF
Clock fall time	t_THL	-	4	ns	C_CARD≤10pF

表 6 SDR25模式时序约束表 (VDDIO=1.8V)

参数	符号	最小值	最大值	单位	备注
Inputs CMD, DAT（referred to CLK）
Input set-up time	t_ISU	4.5ns@1.1V 7.0ns@1.0V	-	ns	C_CARD≤10pF
Input hold time	t_IH	0.8ns	-	ns	C_CARD≤10pF
Outputs CMD, DAT(referenced to CLK)
Output Delay time during Data Transfer Mode	t_ODLY	-	14ns@1.1V 17ns@1.0V	ns	C_L≤10pF
Output Hold time	t_OH	1.55ns	-	ns	C_L≤15pF
Total System Capacitance for each line	C_L	-	40	pF	1 card

SPI接口时序 ¶

说明： 以下缩略语或字母含义：

MSB：Most Significant Bit

LSB：Least Significant Bit

SPI_CK(0)：spo=0

SPI_CK(1)：spo=1

SPI接口时钟时序如图1所示。

图 1 SPI接口时序图

注：

用作Master时，时钟周期最小值为33.3ns@1.1V (30MHz)、62.5ns@1.0V（16MHz）；

用作Slave时，时钟周期最小值为80ns@1.1V(12.5Mhz)、200ns@1.0V（5Mhz）。

SPO（SPICLKOUT Polarity）表示SPICLKOUT极性，SPH（SPICLKOUT Phase）表示SPICLKOUT相位。

表 1 SPI接口时序参数表

参数	符号	最小值	最大值	单位
Master输出数据延迟	T_dd	0	6.58ns @1.1V 14.42ns @1.0V	ns
Slave输出数据延迟	T_dd	0	24.8ns @1.1V 84.8ns @1.0V	ns
输入控制信号建立时间(master)	T_ds	1.64ns @1.1V 6.06ns @1.0V	-	ns
输入控制信号保持时间(master)	T_dh	0	-	ns
输入控制信号建立时间(slave)	T_ds	34.8ns @1.1V 94.8ns @1.0V	-	ns
输入控制信号保持时间(slave)	T_dh	0	-	ns

注意事项 ¶

硬件设计
单板生产工艺

硬件设计 ¶

在硬件设计中的几个注意事项：

针对RST_N管脚需要做外部上拉，为了满足低功耗设计，建议使用1MΩ电阻，在较强干扰环境，可适当减小阻值增强上拉抗扰能力。
支持外置RTC功能的芯片，当硬件方案不使用外置RTC时，RTC_IN管脚板级预留接地电阻位置，若芯片应用场景存在环境或板级干扰，建议RTC_IN管脚板级接地，RTC_OUT管脚保持悬空，增强抗干扰能力。板级禁止RTC_IN和OUT管脚同时接地。
针对硬件配置字等GPIO（比如MGPIO14/15）需要做外部上下拉时，建议使用10kΩ电阻；而且当需要深睡保活时，建议睡眠之前配置该GPIO为高阻（复用成GPIO模式后先配置输入态再关闭IE）且无拉状态，目的是为了降低深睡漏电流。
MGPIO16管脚有负电压输入时，可能会导致芯片复位，使用时应避免该管脚出现负压；PCB设计有长走线时，建议走内层，避免受到外部干扰；在使用该IO作为输入唤醒功能时，建议默认状态保持高电平，使用低电平或者下降沿唤醒。
当需要在深睡保活状态针对某GPIO进行上拉唤醒时，需要在睡眠之前对该GPIO配置为输入且无拉状态。
WS53V100的参考设计单板经过发射EVM、接收灵敏度、认证等WiFi射频指标测试。围绕WS53V100芯片的去耦电容容值及摆放位置尽量不要变动，如果必须修改，需要针对单板发射EVM、接收灵敏度、认证等WiFi射频指标进行详细摸底测试。
RF链路使用LC组成的π形低通滤波器建议不要更改，尤其是接地电容的地焊盘和地孔处理方式。
建议在RF链路上添加接地的ESD射频电感，感值为10nH，摆放位置靠近天线端。
提供的参考设计与器件选型主要是实验室测试与样品测试。用户在量产导入时，建议进行全面的产品硬件测试与评估，按照量产流程逐步完成导入。

单板生产工艺 ¶

单板生产工艺的几个注意事项：

单板分板需要使用机器分板，严禁手工分板。
手工焊接前请做好静电放电处理，佩戴静电手镯。
PCB存储条件建议：
- OSP（Organic Solderability Preservative）板
  
  真空包装前后的存放条件：温度20℃～30℃，相对湿度50%。真空包装后寿命3个月～1年。储存时间超过6个月时，通常拆封后即可组装，但为了避免板材储藏湿气造成爆板，可以烘烤方式来去除板内湿气，烘烤条件为110℃～120℃，1h（最长时间不要超过1.5h）。
- 喷锡板
  
  真空包装前后的存放条件：温度25℃，相对湿度60%。真空包装后寿命1年。储存时间超过6个月时，通常拆封后即可组装，但为了避免板材储藏湿气造成爆板，可以烘烤方式来去除板内湿气，烘烤条件为120℃，1h（最长时间不要超过1.5h）。

缩略语 ¶

A
AC	Alternating Current	交流（电）
ADC	Analog to Digital Converter	模数转换器
AGC	Automatic Gain Control	自动增益控制
ALE	Address Latch Enable	地址锁存使能
AO	Audio Output	音频输出
ARM	Advanced RISC Machine	高级精简指令集处理器

C
CODEC	Coder Decoder	编码解码器
CPU	Central Processing Unit	中央处理单元
CS	Chip Select	片选

D
DAC	Digital Analog Converter	数字模拟转换器
DC	Direct Current	直流(电)
DDR	Double Data Rate	双数据速率
E
EBI	External Bus Interface	外部总线接口
ECC	Error Checking and Correction	差错校验纠正
ETH	Ethernet	以太网

F
FLASH	FLASH memory	闪速存储器

I
I2C	The Inter-Integrated Circuit	一种串行总线协议标准
I2S	Inter-IC Sound	一种音频数据传输总线标准
IO	Input Output	输入输出
IPU	Internal Pull-Up	内部上拉
IR	Infrared Ray	红外线

J
JEDEC	Joint Electron Device Engineering Council	电子元件工业联合会
JTAG	Joint Test Action Group	联合测试行动小组

L
LCD	Liquid Crystal Display	液晶显示屏
LED	Light Emitting Diode	发光二极管
LSB	Least Significant Byte	最低有效字节
LVCMOS	Low Voltage Complementary Metal Oxide Semiconductor Transistor	低压互补型金属氧化物半导体

M
MDC	Message Distribution Center	消息分发中心
MDIO	Management Data Input/Output	管理数据输入输出接口
MDX	Multidimensional Expressions	多维表达式
MII	Media Independent Interface	媒质独立接口
MLC	Multi-Level Cell	多bit存储单元
MSB	Most Significant Bit	最高位

N
NC	No Connection	未连接
NF	NAND Flash	NAND Flash存储器

O
OD	Open Drain	漏极开路门
OOD	Object-Oriented Database	面向对象数据库
OTP	One TimePrograming	一次性编程

P
PBGA	Plastic Ball Grid Array	塑封球栅阵列
PCB	Physical Control Block	物理控制块
PCI	Peripheral Component Interconnect	外设部件互连
PCM	Pulse Code Modulation	脉冲编码调制
PHY	Physical Sublayer & Physical Layer	物理子层,物理层
PLL	Phase-Locked Loop	锁相环
PWM	Pulse Width Modulation	脉宽调制

Q
QAM	Quadrature Amplitude Modulation	正交幅度调制、正交调幅

R
RAM	Random Access Memory	随机存取存储器
RC	Readable Only and Self Cleaning after Reading	读清
RMII	Reduced Media Independent Interface	简化的介质无关接口
RO	Read Only	只读
ROM	Read Only Memory	只读存储器
RPU	Routing Proccess Unit	路由协议处理模块
RST	Reset	复位
RTT	Radio Transmission Technology	无线传输技术
RX	Reception	接收

S
SATA	Serial Advanced Technology Attachment	串行高级连接器
SCI	Smart Card Interface	智能卡接口
SCL	Serial Clock Line	串行时钟线
SDA	Serial Data and Address	串行数据地址线
SDH	Synchronous Digital Hierarchy	同步数字体系
SDI	Service Defect Indication	服务缺陷指示
SDRAM	Synchronous Dynamic Random Access Memory	同步动态随机存储器
SF	Spreading Factor	扩频因子
SIM	Subscriber Identity Module	用户标识模块
SIO	Serial Input / Output	串行输入输出接口
SLC	Single level cell	单bit存储单元
SMI	Short Message Identifier	短消息标识
SPDIF	Sony Philips Digital Interface	索尼/菲利普数字音频接口
SPI	SDH Physical Interface	SDH物理接口
SSTL	Stub Series Terminated Logic	残余连续终结逻辑
STA	Static Timing Analysis	静态时序分析
STR	System Test Report	系统测试报告
SYNC	Synchronization (network)	同步（网）

T
TFT	Thin Film Transistor	薄膜晶体管
TSI	Time Slot Interchange	时隙交换

U
UART	Universal Asynchronous Receiver & Transmitter	通用异步收发器
USB	Universal Serial Bus	通用串行总线

V
VI	Video Input	视频输入
VO	Video Output	视频输出
VOU	Video Output Unit	视频输出单元

W
WDG	Watch Dog	看门狗
WE	Wrap Enable	倒换使能
WP	Wireless Profile	无线适配的

前言¶

封装与管脚¶

封装与管脚分布¶

封装¶

管脚分布¶

管脚描述¶

管脚类型说明¶

管脚排列表¶

全芯片复位接口¶

GPIO接口¶

电源管脚¶

RF接口¶

GND管脚¶

GPIO复用管脚¶

CLK管脚¶

上电关键硬件字¶

电性能参数¶

电流分布¶

极限工作电压¶

推荐工作条件¶

DC/AC电气参数¶

上下电要求¶

原理图设计建议¶

小系统设计建议¶

参考时钟设计¶

RTC时钟¶

复位电路¶

电源参考设计¶

电源规格¶

VBAT电源¶

VBAT参考电路¶

VBAT输入电源要求¶

VDDIO电源¶

内部电源滤波电路¶

RFLDO1¶

BUCK/LDO电源¶

PA供电¶

注意事项¶

RST_N电路¶

外围接口设计建议¶

SDIO接口参考设计¶

UART接口参考设计¶

PWM接口参考设计¶

I2S接口参考设计¶

SPI接口参考设计¶

I2C接口参考设计¶

ADC接口参考设计¶

PTA接口设计¶

天线选择接口¶

超低功耗接口设计¶

控制信号及低功耗应用参考设计¶

SDIO四线模式¶

SDIO一线模式¶

PCB设计建议¶

叠层和布局¶

Fanout封装设计建议¶

PCB布局¶

电源¶

VBAT布线指导¶

BUCK布线指导¶

RF布线指导¶

CMU布线指导¶

DBB布线指导¶

SDIO接口布线指导¶

GND布线指导¶

热设计建议¶

工作条件¶

电路热设计参考¶

器件布局¶

PCB¶

焊接工艺¶

概述¶

无铅回流焊工艺参数要求¶

混合回流焊工艺参数要求¶

潮敏参数¶

存放与使用¶

重新烘烤¶

接口时序¶

UART接口时序¶

I2C时序¶

前言 ¶

封装与管脚 ¶

封装与管脚分布 ¶

封装 ¶

管脚分布 ¶

管脚描述 ¶

管脚类型说明 ¶

管脚排列表 ¶

全芯片复位接口 ¶

GPIO接口 ¶

电源管脚 ¶

RF接口 ¶

GND管脚 ¶

GPIO复用管脚 ¶

CLK管脚 ¶

上电关键硬件字 ¶

电性能参数 ¶

电流分布 ¶

极限工作电压 ¶

推荐工作条件 ¶

DC/AC电气参数 ¶

上下电要求 ¶

原理图设计建议 ¶

小系统设计建议 ¶

参考时钟设计 ¶

RTC时钟 ¶

复位电路 ¶

电源参考设计 ¶

电源规格 ¶

VBAT电源 ¶

VBAT参考电路 ¶

VBAT输入电源要求 ¶

VDDIO电源 ¶

内部电源滤波电路 ¶

RFLDO1 ¶

BUCK/LDO电源 ¶

PA供电 ¶

注意事项 ¶

RST_N电路 ¶

外围接口设计建议 ¶

SDIO接口参考设计 ¶

UART接口参考设计 ¶

PWM接口参考设计 ¶

I2S接口参考设计 ¶

SPI接口参考设计 ¶

I2C接口参考设计 ¶

ADC接口参考设计 ¶

PTA接口设计 ¶

天线选择接口 ¶

超低功耗接口设计 ¶

控制信号及低功耗应用参考设计 ¶

SDIO四线模式 ¶

SDIO一线模式 ¶

PCB设计建议 ¶

叠层和布局 ¶

Fanout封装设计建议 ¶

PCB布局 ¶

电源 ¶

VBAT布线指导 ¶

BUCK布线指导 ¶

RF布线指导 ¶

CMU布线指导 ¶

DBB布线指导 ¶

SDIO接口布线指导 ¶

GND布线指导 ¶

热设计建议 ¶

工作条件 ¶

电路热设计参考 ¶

器件布局 ¶

PCB ¶

焊接工艺 ¶

概述 ¶

无铅回流焊工艺参数要求 ¶

混合回流焊工艺参数要求 ¶

潮敏参数 ¶

存放与使用 ¶

重新烘烤 ¶

接口时序 ¶

UART接口时序 ¶

I2C时序 ¶